TMS320VC5501ZZZ300（5501）定点数字信号处理器（DSP）基于TMS320C55x DSP代CPU处理器核心。C55x DSP架构通过提高并行性和完全集中于降低功耗，实现了高性能和低功耗。CPU支持一种内部总线结构，该结构由一条程序总线、三条数据读取总线、两条数据写入总线以及专用于外围设备和DMA活动的附加总线组成。这些总线能够在一个周期内执行最多三次数据读取和两次数据写入。并行地，DMA控制器可以独立于CPU活动执行数据传输。
C55x CPU提供两个乘法累加（MAC）单元，每个单元在单个周期内能够进行17位×17位乘法。额外的16位ALU支持中央40位算术/逻辑单元（ALU）。ALU的使用受指令集控制，能够优化并行活动和功耗。这些资源由C55x CPU的地址单元（AU）和数据单元（DU）管理。
C55x DSP一代支持可变字节宽度指令集，以提高代码密度。指令单元（IU）从内部或外部存储器执行32位程序提取，并对程序单元（PU）的指令进行排队。程序单元解码指令，将任务导向AU和DU资源，并管理完全受保护的管道。预测分支能力避免了执行条件指令时的管道刷新。
5501外围设备包括一个外部存储器接口（EMIF），它提供对EPROM和SRAM等异步存储器以及同步DRAM和同步突发RAM等高速高密度存储器的无胶访问。其他外围设备包括UART、看门狗定时器和I-Cache。两个全双工多通道缓冲串行端口（McBSP）为各种行业标准串行设备提供胶接接口，并可通过多达128个单独启用的通道进行多通道通信。主机端口接口（HPI）是一个8位并行接口，用于提供主机处理器对5501上16K字内部存储器的访问。HPI以多路模式运行，为各种主机处理器提供无胶接口。DMA控制器为六个独立信道上下文提供数据移动，无需CPU干预。还包括两个通用定时器、八个专用通用I/O（GPIO）引脚和模拟锁相环（APLL）时钟生成。
5501得到了业界屡获殊荣的eXpressDSP、CodeComposer Studio集成开发环境（IDE）、DSP/BIOS、德州仪器的算法标准以及业界最大的第三方网络的支持。Code Composer Studio×IDE具有代码生成工具，包括C编译器、Visual Linker、模拟器、RTDX、XDS510仿真设备驱动程序和评估模块。C55x DSP库还支持5501，该库具有50多个基本软件内核（FIR滤波器、IIR滤波器、FFT和各种数学函数）以及芯片和板支持库。
特色
- 高性能、低功耗、定点TMS320C55x数字信号处理器（DSP）
- 300 MHz时钟速率的3.33-ns指令周期时间
- 16K字节指令缓存（I-Cache）
- 每个周期执行一条/两条指令
- 双乘法器[高达每秒6亿次乘法累加（MMACS）]
- 两个算术/逻辑单元（ALU）
- 一条程序总线、三条内部数据/操作数读取总线和两条内部数据和操作数写入总线
- 指令缓存（16K字节）
- 16K×16位片上RAM，由四块4K×16位双存取RAM（DARAM）（32K字节）组成
- 16K×16位单等待状态片上ROM（32K字节）
- 8M×16位最大可寻址外部存储空间
- 32位外部并行总线存储器，支持具有通用输入/输出（GPIO）功能和无胶接口的外部存储器接口（EMIF）：
- 异步静态RAM（SRAM）
- 异步EPROM
- 同步DRAM（SDRAM）
- 同步突发RAM（SBRAM）
- 仿真/调试跟踪功能保存最后16个程序计数器（PC）中断和最后32个PC值
- 六个器件功能域的可编程低功耗控制
- 片上外围设备
- 六通道直接存储器存取（DMA）控制器
- 两个多通道缓冲串行端口（McBSP）
- 可编程模拟锁相环（APLL）时钟发生器
- 通用I/O（GPIO）引脚和专用输出引脚（XF）
- 8位并行主机端口接口（HPI）
- 四个计时器
- 两个64位通用定时器
- 64位可编程看门狗定时器
- 64位DSP/BIOS计数器
- 内部集成电路（I2C）接口
- 通用异步收发器（UART）
- 基于片上扫描的仿真逻辑
- IEEE标准1149.1（1）（JTAG）边界扫描逻辑
- 包装：
- 176端子LQFP（薄型四扁平封装）（PGF后缀）
- 201终端MicroStar BGA（球栅阵列）（GZZ和ZZZ后缀）
- 3.3V I/O电源电压
- 1.26-V核心电源电压
