TMS320C64x DSP（包括TMS320C6414、TMS320C6415和TMS320C6416TZLZ1器件）是TMS320C6000 DSP平台中性能最高的定点DSP产品。TMS320C64x（C64x）器件基于德州仪器（TI）开发的第二代高性能、高级VelociTI超长指令字（VLIW）架构（VelociTI.2），使这些DSP成为多通道和多功能应用的最佳选择。C64x是C6000 DSP平台的代码兼容成员。
C64x设备在720 MHz的时钟频率下每秒可执行5760万条指令（MIPS），为高性能DSP编程难题提供了经济高效的解决方案。C64x DSP具有高速控制器的操作灵活性和阵列处理器的数字能力。C64x DSP核心处理器具有64个32位字长的通用寄存器和八个高度独立的功能单元，两个乘法器用于32位结果，六个算术逻辑单元（ALU）-带有VelociTI.2扩展。八个功能单元中的VelociTI.2扩展包括新指令，用于加速关键应用程序的性能，并扩展VelociTI架构的并行性。C64x每周期可产生四个16位乘法累加（MAC），总计每秒2880万个MAC（MMACS），或每周期产生八个8位MAC，总计5760个MMACS。C64x DSP还具有与其他C6000 DSP平台设备类似的专用硬件逻辑、片上存储器和其他片上外设。
C6416设备有两个高性能嵌入式协处理器[Viterbi解码器协处理器（VCP）和Turbo解码器协处理器[TCP]，可显著加快芯片上的信道解码操作。以CPU时钟除以4的VCP可以解码600个7.95-Kbps自适应多速率（AMR）[K=9，R=1/3]语音信道。VCP支持约束长度K=5、6、7、8和9，速率R=1/2、1/3和1/4，以及灵活的多项式，同时生成硬决策或软决策。以CPU时钟除以2运行的TCP可以解码多达43个384 Kbps或7个2-Mbps turbo编码信道（假设6次迭代）。TCP实现了max*log映射算法，并设计为支持第三代合作伙伴计划（3GPP和3GPP2）所需的所有多项式和速率，具有完全可编程的帧长度和turbo交织器。诸如迭代次数和停止标准的解码参数也是可编程的。VCP/TCP和CPU之间的通信通过EDMA控制器进行。
C64x采用基于两级缓存的体系结构，并拥有一组功能强大且多样化的外围设备。一级程序缓存（L1P）是128 Kbit直接映射缓存，一级数据缓存（L1D）是128 KB双向集合关联缓存。2级存储器/高速缓存（L2）由程序和数据空间共享的8Mbit存储器空间组成。二级存储器可以配置为映射存储器或高速缓存（高达256K字节）和映射存储器的组合。外围设备包括三个多通道缓冲串行端口（McBSP）；用于异步传输模式（ATM）从站[UTPIA从站]端口的8位通用测试和操作PHY接口（仅限C6415/C6416）；三个32位通用定时器；用户可配置的16位或32位主机端口接口（HPI16/HPI32）；外围组件互连（PCI）[C6415/C6416]；具有16个GPIO引脚的通用输入/输出端口（GPIO）；以及两个无胶外部存储器接口（64位EMIFA和16位EMIFB），这两个接口都能够连接到同步和异步存储器和外围设备。
C64x有一套完整的开发工具，其中包括：具有C64x特定增强功能的高级C编译器、用于简化编程和调度的汇编优化器，以及用于查看源代码执行的Windows调试器界面。
特色
- 最高性能定点数字信号处理器（DSP）
- 2、1.67-1.39-ns指令周期时间
- 500、600、720 MHz时钟速率
- 八个32位指令/周期
- 二十八次操作/循环
- 4000、4800、5760英里
- 与C62x完全软件兼容
- C6414/15/16设备引脚兼容
- VelociTI.2对VelociTI高级超长指令字（VLIW）TMS320C64x DSP内核的扩展
- 八个具有VelociTI.2扩展的高度独立功能单元：
- 六个ALU（32-/40位），每个时钟周期支持单32位、双16位或四个8位算法
- 两个乘法器支持每个时钟周期四个16 x 16位乘法（32位结果）或每个时钟周期八个8 x 8位乘法（16位结果）
- 不对齐的加载存储体系结构
- 64 32位通用寄存器
- 指令打包减少代码大小
- 所有有条件的指令
- 八个具有VelociTI.2扩展的高度独立功能单元：
- 指令集功能
- 可寻址字节（8-/16-/32-/64位数据）
- 8位溢出保护
- 位字段提取，设置，清除
- 标准化、饱和、位计数
- VelociTI.2增加正交性
- 维特比解码器协处理器（VCP）[C6416]
- 支持超过600 7.95-Kbps AMR
- 可编程代码参数
- Turbo解码器协处理器（TCP）[C6416]
- 最高支持7个2-Mbps或43 384 Kbps 3GPP（6次迭代）
- 可编程Turbo码和解码参数
- L1/L2存储器体系结构
- 128K位（16K字节）L1P程序缓存（直接映射）
- 128K位（16K字节）L1D数据缓存（双向集合关联）
- 8M位（1024K字节）二级统一映射RAM/缓存（灵活分配）
- 两个外部存储器接口（EMIF）
- 一个64位（EMIFA），一个16位（EMIBB）
- 异步存储器（SRAM和EPROM）和同步存储器（SDRAM、SBSRAM、ZBT SRAM和FIFO）的无胶接口
- 1280M字节总可寻址外部内存空间
- 增强型直接存储器存取（EDMA）控制器（64个独立信道）
- 主机端口接口（HPI）
- 用户可配置总线宽度（32-/16位）
- 32位/33 MHz、3.3-V PCI主/从接口符合PCI规范2.2[C6415/C6416]
- 三个PCI总线地址寄存器：
可预取内存
不可预取内存I/O - 四线串行EEPROM接口
- DSP程序控制下的PCI中断请求
- 通过PCI I/O周期的DSP中断
- 三个PCI总线地址寄存器：
- 三个多通道缓冲串行端口
- T1/E1、MVIP、SCSA框架的直接接口
- 每个通道最多256个
- ST总线交换-，AC97兼容
- 串行外围接口（SPI）兼容（摩托罗拉）
- 三个32位通用定时器
- ATM通用测试和操作PHY接口（UTOPIA）[C6415/C6416]
- UTOPIA 2级从ATM控制器
- 每个方向最多50 MHz的8位发送和接收操作
- 最多64字节的用户定义单元格格式
- 16个通用I/O（GPIO）引脚
- 灵活的PLL时钟发生器
- IEEE-1149.1（JTAG）边界扫描兼容
- 532引脚球栅阵列（BGA）封装（GLZ、ZLZ和CLZ后缀），0.8-mm球间距
- 0.13-μm/6级铜金属工艺（CMOS）
- 3.3-V I/O，1.2-V/1.25-V内部（500 MHz）
- 3.3V I/O，1.4V内部（600和720 MHz）
