PTN3460BS/F4Y是一种（嵌入式）DisplayPort到LVDS桥接设备，可实现（嵌入式）显示端口（eDP）源和LVDS显示面板之间的连接。它处理输入的显示端口（DP）流，执行DP到LVDS协议转换，并以LVDS格式传输处理后的流。
PTN3460BS/F4Y有两个高速端口：面向DP源的接收端口（例如CPU/GGPU/芯片组），面向LVDS接收器的发送端口（例如LVDS显示面板控制器）。PTN3460BS/F4Y可以以1.62 Gbit/s或2.7 Gbit/s的链路速率接收DP流，并且可以支持单通道或双通道DP操作。它通过DP辅助（AUX）信道事务与DP源交互，用于DP链路训练和设置。
它支持单总线或双总线LVDS信号，颜色深度为每像素18位或每像素24位，像素时钟频率高达112 MHz。LVDS数据打包可以是VESA或JEIDA格式。此外，DP AUX接口传输I²C-over-AUX命令，并支持与LVDS面板的EDID-DDC通信。为了支持没有EDID ROM的面板，PTN3460BS/F4Y可以模拟EDID ROM行为，避免系统视频BIOS中的特定更改。
PTN3460BS/F4Y提供了高度的灵活性，以最佳地适应不同的平台环境。它支持三种配置选项：多级配置引脚、DP AUX接口和I²C总线接口。
PTN3460BS/F4Y可以仅由3.3 V电源供电，也可以由双电源供电（3.3 V/1.8 V），并可用于间距为0.4 mm的HVQFN56 7 mm x 7 mm封装。
特色
- 嵌入式微控制器和片上非易失性存储器（NVM）允许固件更新的灵活性
- LVDS面板上电（/下电）顺序控制
- 固件控制面板加电（/断电）顺序定时参数
- 无需外部定时参考
- EDID ROM仿真支持无EDID ROM的面板。仿真开/关通过配置引脚CFG4设置
- 支持EDID结构v1.3
- 片上EDID仿真多达七种不同的EDID数据结构
- 符合eDP的PWM信号生成或来自eDP源的PWM信号通过
- 符合DP v1.2a和v1.1a
- 符合eDP v1.2和v1.1
- 支持一个或两个通道的主链路操作（通过配置引脚CFG3选择）
- 支持主链路速率：降低比特率（1.62Gbit/s）和高比特率（2.7Gbit/s）
- 支持1 Mbit/s AUX信道
- 支持本地AUX和I2C over AUX事务
- 支持向下扩展以最小化EMI
- 集成50Ω终端电阻器在主链路和AUX通道上提供阻抗匹配
- 高性能自动接收均衡，实现最佳信道补偿、设备放置灵活性和CPU/GPU节能
- 支持eDP认证选项：交替置乱器种子重置（ASSR）和交替成帧
- 支持全链路培训
- 支持DisplayPort符号错误率测量
- 通过编程支持PCB布线灵活性：
- AUX P/N交换
- DP主链路P/N交换
- 符合ANSI/TIA/EIA-644-A-2001标准
- 根据JEIDA和VESA数据格式支持RGB数据打包
- 支持像素时钟频率从6 MHz到112 MHz
- 支持单LVDS总线操作，最高可达每秒1.12百万像素
- 支持每秒高达2.24亿像素的双LVDS总线操作
- 支持颜色深度选项：18 bpp、24 bpp
- 像素时钟频率的可编程中心扩展，以最小化EMI
- 在双LVDS总线模式下支持1920 x 1200，分辨率为60 Hz
- 可编程LVDS信号摆动，以预补偿信道衰减或实现节能
- 通过编程支持PCB布线灵活性：
- LVDS总线交换
- 通道交换
- 差分信号对交换
- 支持数据启用极性编程
- EDID ROM访问的DDC控制；高达400 kbit/s的I2C总线接口
- 设备可编程性
- 多级配置引脚，实现更广泛的选择
- 支持标准模式（100kbit/s）和快速模式（400kbit/s）的I2C总线从属接口
- 电源管理
- 低功率状态：基于DP AUX命令的低功率模式（SET power）
- 通过专用引脚实现深度省电状态
- 电源：带片上调节器
- 3.3 V±10%（集成调节器打开）
- 3.3 V±10%，1.8 V±5%（集成调节器关闭）
- ESD：8 kV HBM，1 kV CDM
- 工作温度范围：-40°C至+85°C
- HVQFN56封装7 mm x 7 mm，0.4 mm间距；用于散热和电气接地的外露中心垫
- 可配置CFG3，用于DP单车道或双车道选择
- 可配置CFG4，用于EDID ROM仿真开/关选择
- 工业温度范围-40°C至85°C。
