CDCD5704PW时钟发生器提供必要的时钟信号，以支持XDR存储器子系统和Redwood逻辑接口，使用具有或不具有扩频调制的参考时钟输入。CDCD5704PW包含在包含四个差分时钟输出的28引脚TSSOP封装中，为广泛的高性能接口应用提供了现成的解决方案。
框图显示了CDCD5704的主要组件，包括锁相环、旁路多路复用器和四个差分输出缓冲器（CLK0至CLK3）。EN引脚输入端的逻辑低可禁用所有四个输出。当EN为高且其串行接口寄存器（RegA RegD）中的值为1时，将启用输出。
PLL接收参考时钟输入信号REFCLK，并以等于输入频率乘以乘法因子的频率输出时钟信号。PLL输出时钟信号被馈送到差分输出缓冲器以驱动启用的时钟。禁用输出设置为高阻抗。
旁路模式将输入时钟REFCLK路由到差分输出缓冲器，绕过PLL。
为了确保CDCD5704PW时钟发生器始终正确运行，一旦时钟输入低于10MHz，设备将关闭PLL，输出处于高阻抗状态。如果电源电压VDD小于VPUC，所有逻辑门复位，PLL断电，输出处于高阻抗状态。因此，设备只有在满足这些最低要求时才开始运行。
因为CDCD5704PW基于PLL电路，所以需要一个稳定时间来实现PLL的锁相。使用外部参考时钟时，在稳定时间开始之前，该信号必须为固定频率和固定相位。
该设备在单个2.5V电源电压下工作。CDCD5704PW装置的工作温度为0°C至70°C。
特色
- 高速时钟支持：用于XDR内存子系统和Redwood逻辑接口的300-MHz-667-MHz时钟源
- 四路（漏极开路）差分输出驱动器
- 可分配扩频兼容时钟输入以最小化EMI
- 100 MHz或133 MHz的差分或单端参考时钟输入
- 串行接口：可编程倍频器，选择任意一到四个输出和操作模式
- 支持频率倍增因子：×3，×4，×5，×6，×8，×9/2，×15/2，×15/4
- 所有PLL环路滤波器组件均集成
- 1-6周期抖动的低|周期到周期|：
- 40 ps：300-635 MHz
- 30 ps：636-667 MHz
- 如果未检测到有效REF时钟（<10 MHz）或VDD低于1.6 V，PLL将断电
- 通过单个2.5V电源（±0.125 V）工作
- 包装在TSSOP-28中
- 商业温度范围0°C至70°C
- 应用
- XDR内存子系统和Redwood逻辑接口
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