CDCUA877ZQLR是一种高性能、低抖动、低偏斜、零延迟的缓冲器，它将差分时钟输入对（CK、CK）分配给十个差分时钟输出对（Yn、Yn）和一个差分反馈时钟输出（FBOUT、FBOUT）。时钟输出由输入时钟（CK、CK）、反馈时钟（FBIN、FBIN）、LVCMOS控制引脚（OE、OS）和模拟电源输入（AVDD）控制。当OE低时，除FBOUT/FBOUT外，时钟输出被禁用，同时内部PLL继续保持其锁定频率。OS（输出选择）是必须连接到GND或VDD的程序引脚。当OS较高时，OE功能如前所述。当OS和OE都较低时，OE对Y7/Y7没有影响，它们是自由运行的。当AVDD接地时，PLL被关闭并旁路以进行测试。
当两个时钟输入（CK、CK）均为逻辑低时，设备进入低功率模式。差分输入上的输入逻辑检测电路，独立于输入缓冲器，检测逻辑低电平，并在低功率状态下执行，其中所有输出、反馈和PLL都关闭。当时钟输入从逻辑低转换为差分信号时，PLL重新打开，输入和输出被启用，并且PLL在指定的稳定时间内获得反馈时钟对（FBIN、FBIN）和时钟输入对（CK、CK）之间的锁相。
CDCUA877ZQLR能够跟踪扩频时钟（SSC）以减少EMI。该设备的工作温度为-40°C至85°C）。
特色
- 用于双数据速率（DDR II）应用的1.8-V/1.9-V锁相环时钟驱动器
- 扩频时钟兼容
- 工作频率：125 MHz至410 MHz
- 应用频率：160 MHz至410 MHz
- 低电流消耗：<200 mA典型值
- 低抖动（周期）：±40 ps
- 低输出倾斜：35 ps
- 稳定时间<6μs
- 将一个差分时钟输入分配到十个差分输出
- 52球μBGA（MicroStar Junior BGA，0.65mm间距）
- 外部反馈引脚（FBIN、FBIN）用于将输出与输入时钟同步
- 符合或超过CUA877/CAU878规范PC2-3200/4300/5300/6400o PLL标准
- 故障安全输入
