PLL部分由低噪声相位频率检测器（PFD）、精密电荷泵、低相位噪声电压控制振荡器（VCO）以及引脚可选反馈和输出分频器组成。通过连接外部晶体，可以将流行的网络输出频率锁定到输入参考。输出除法器和反馈除法器比率可针对所需的输出速率进行引脚编程。不需要外部环路滤波器组件，因此节省了宝贵的设计时间和电路板空间。
AD9575ARUZLVD采用16引线、4.4 mm×5.0 mm TSSOP，可通过单个3.3 V电源进行操作。温度范围为−40°C至+85°C。
应用- GbE/FC/SONET线路卡、交换机和路由器
- CPU/PCI-E应用程序
- 低抖动、低相位噪声时钟生成
特色
- 完全集成VCO/PLL核心
- 156.25 MHz时从12 kHz到20 MHz的0.39 ps rms抖动
- 156.25 MHz时，从1.875 MHz到20 MHz的0.15 ps rms抖动
- 在106.25 MHz时，从12 kHz到20 MHz的0.40 ps rms抖动
- 在106.25 MHz时，从637 kHz到10 MHz的0.15 ps rms抖动
- 19.44 MHz、25 MHz或25.78125 MHz的输入晶体频率
- 33.33 MHz、62.5 MHz、100 MHz、106.25 MHz、125 MHz、155.52 MHz、156.25 MHz、159.375 MHz、161.13 MHz和312.5 MHz输出的引脚可选分频比
- LVDS/LVPECL/LVCMOS输出格式
- 集成环路滤波器
- 节省空间4.4 mm×5.0 mm TSSOP
- 有关其他功能，请参阅数据表
应用
- GbE/FC/SONET线路卡、交换机和路由器
- CPU/PCI-E应用程序
- 低抖动、低相位噪声时钟生成
（图片：引出线）
