抖动生成<0.3 ps RMS（10 kHz至20 MHz），满足支持40GBASE-R、OC-192和STM-64的领先PHY的抖动要求支持ITU-T G.8261/G.8262同步以太网（SyncE）兼容设备支持IEEE-1588应用程序的时钟生成生成SyncE接口时钟（1GE、10GE和40GE）为参考交换提供集成解决方案，SyncE和SONET/SDH接口的频率转换和抖动衰减集成2个DPLL，一个用于传输路径，一个为接收路径可选DPLL带宽：18 Hz和35 Hz集成2个抖动衰减APLL以生成超低抖动时钟支持3种时钟模式：SONET、以太网和以太网LANPHY支持最多两个晶体连接，允许每个APLL支持多达两种操作模式支持覆盖广泛频率范围的输入和输出时钟提供IN4、IN7、IN7和IN8，IN6输入CMOS时钟，其频率范围为2 kHz至156.25 MHz。提供IN1和IN2输入差分时钟，频率范围为2kHz至625MHz，和1PPS、2kHz或8kHz帧同步输出信号
支持由内部状态机控制的强制或自动操作模式开关。自动模式开关支持FreeRun、Locked和Holdover模式支持手动和自动选择输入时钟开关支持时钟故障时自动无中断选择输入时钟切换支持三种类型的输入时钟源：从STM-N或OC-N恢复的时钟，PDH网络同步定时和外部同步参考定时支持LVPECL/LVDS和CMOS输入/输出技术支持主时钟校准支持Telcordia GR-1244-CORE、Telcordia GRP-253-CORE、ITU-T G.812、ITU-T G.8262、，ITU-T G.813和ITU-T G.783建议I2C微处理器接口IEEE 1149.1 JTAG边界扫描单3.3 V操作，带5 V耐受CMOS I/O 1mm球距CABGA绿色封装核心和接入IP交换机/路由器千兆和Terabit IP交换机/路由中心局定时源和分布DWDM交叉连接和传输设备IP核心路由器和接入设备蜂窝和WLL基站节点时钟宽带和多业务接入设备
应用IDT和IDT徽标是Integrated Device Technology，Inc.的商标。
说明
82V3911同步以太网（SyncE）双通道PLL是具有速率转换和参考切换功能的抖动衰减设备；其超低抖动输出时钟用于直接同步同步以太网和SONET/SDH设备中的10GBASE-R/10BASE-W和OC-192/STM-64 PHY以及40GBASE-R PHY。当82V3911锁定到符合ITU-T G.813或Telcordia GR-253-CORE Stratum 3或SONET Minimum Clock要求的同步设备定时源（SETS）时，82V3911生成的时钟也将满足这些要求。两个82V3911定时信道由具有嵌入式时钟合成器的独立数字PLL（DPLL）定义。这两个独立的定时信道允许82V3911将传输接口与所选系统背板时钟同步，并同时从所选接收接口向系统背板提供恢复的时钟。DPLL1优选用于同步传输接口，因为它具有更复杂的保持模式。两种DPLL都支持三种主要操作模式：自由运行、锁定和暂停。在自由运行模式下，DPLL仅基于主时钟生成时钟。在锁定模式下，DPLL使用以下可选带宽之一过滤参考时钟抖动：或35 Hz。在锁定模式下，长期DPLL频率精度与所选输入参考的长期频率精度相同。在保持模式下，当输入参考不可用时，DPLL使用在锁定模式下获取的频率数据来生成准确的频率。82V3911的基准监视器和其他数字电路需要12.8 MHz的主时钟。主时钟的频率精度决定了自由运行模式下DPLL的频率精度。主时钟的频率稳定性决定了DPLL在自由运行模式和保持模式下的频率稳定性。82V3911提供四个单端参考输入和两个差分参考输入，可在公共以太网、SONET/SDH和PDH频率以及其他频率下工作。根据用户编程的阈值，持续监测参考信号的丢失和频率偏移。所有参考都可用于两个DPLL。每个DPLL的激活参考通过强制选择或基于用户编程的优先级和锁定许可以及基于参考监视器的自动选择来确定。82V3911可以成对接收时钟基准和锁相外部同步信号。DPLL1可以锁定到参考时钟输入，并将其帧同步和多帧同步输出与配对的外部同步输入对齐。该设备提供两个外部同步输入，可与六个参考输入中的任何一个相关联，以创建最多两对。外部同步信号可以具有1Hz、2kHz或8kHz的频率。此功能使DPLL1能够将其帧同步和多帧同步输出与外部同步输入相位对齐，而无需使用低带宽设置直接锁定到外部同步输入。由82V3911 DPLL合成的时钟可以通过两个独立的基于电压控制晶体振荡器（VCXO）的抖动衰减模拟PLL（APLL）之一。两个APLL驱动两个具有差分输出的独立分频器。APLL使用外部晶体谐振器，其谐振频率等于APLL基频除以25。两个APLL都可以配备一个或两个可选的晶体谐振器，以支持每个APLL最多两个基频。对于大多数输出频率，APLL产生的输出时钟在10kHz至20MHz的积分范围内表现出低于0.30ps RMS的抖动。
描述输入预分频器
