AD9577BCPZ提供多输出时钟发生器功能,以及两个片上锁相环核PLL1和PLL2,针对网络时钟应用进行了优化。PLL设计基于股份有限公司Analog Devices,Inc.的高性能、低抖动频率合成器组合,以最大限度地提高网络性能。PLL具有I2C可编程输出频率和格式。分数N PLL可以支持扩频时钟,以降低EMI辐射峰值功率。两种PLL都支持频率裕度。具有苛刻相位噪声和抖动要求的其他应用可以从这一部分中受益。第一整数N PLL部分(PLL1)由低噪声相位频率检测器(PFD)、精密电荷泵(CP)、低相位噪声压控振荡器(VCO)、可编程反馈分频器和两个独立可编程输出分频器组成。通过连接外部晶体或将参考时钟应用于REFCLK引脚,可以将高达637.5MHz的频率与输入参考同步。每个输出除法器和反馈除法器比率为I2C编程,用于所需的输出速率。具有可编程模数的第二分数N PLL(PLL2)允许合成参考频率的分数倍的VCO频率。每个输出除法器和反馈除法器比率可编程为所需的输出速率,最高可达637.5MHz。该分数N PLL也可以在整数N模式下工作,以获得最低的抖动。多达四个差分输出时钟信号可以配置为LVPECL或LVDS信号格式。或者,输出可以配置为最多八个CMOS输出。支持这些格式的组合。不需要外部环路滤波器组件,因此节省了宝贵的设计时间和电路板空间。AD9577BCPZ采用40引线、6 mm×6 mm LFCSP封装,可在单个3.3 V电源下工作。工作温度范围为−40°C至+85°C。
特征
■完全集成的双PLL/VCO内核
■1个整数-N和1个分数-N PLL
■从11.2MHz到200MHz的连续频率覆盖
■大多数频率从200 MHz到637.5 MHz
■PLL1相位抖动(12 kHz至20 MHz):460 fs rms典型值
■PLL2相位抖动(12 kHz至20 MHz)
■整数-N模式:470 fs rms典型值
■分数-N模式:典型660 fs rms
■输入晶体或参考时钟频率
■可选参考频率除以2
■I 2C可编程输出频率
■最多4个LVDS/LVPECL或最多8个LVCMOS输出时钟
■1个CMOS缓冲参考时钟输出
■扩展频谱:向下扩展[0,−0.5]%
■2针控制频率图:边缘
■集成环路滤波器
■节省空间,6 mm×6 mm,40引线LFCSP封装
■1.02 W功耗(LVDS操作)
■1.235 W功耗(LVPECL操作)
■3.3 V操作
特色
- 完全集成的双PLL/VCO内核
- 1个整数-N和1个分数-N PLL
- 从11.2MHz到200MHz的连续频率覆盖
- 大多数频率从200 MHz到637.5 MHz
- PLL1相位抖动(12 kHz至20 MHz):460 fs rms典型值
- PLL2相位抖动(12 kHz至20 MHz)
- 整数-N模式:470 fs rms典型值
- 分数-N模式:典型660 fs rms
- 输入晶体或参考时钟频率
- 可选参考频率除以2
- I2C可编程输出频率
- 最多4个LVDS/LVPECL或最多8个LVCMOS输出时钟
- 1个CMOS缓冲参考时钟输出
- 扩展频谱:向下扩展[0,−0.5]%
- 2针控制频率图:边缘
- 集成环路滤波器
- 节省空间,6 mm×6 mm,40引线LFCSP封装
- 1.02 W功耗(LVDS操作)
- 1.235 W功耗(LVPECL操作)
- 3.3 V操作
应用
- 用于数据通信应用的低抖动、低相位噪声多输出时钟发生器,包括以太网、光纤通道、SONET、SDH、PCI-e、SATA、PTN、OTN、ADC/DAC和数字视频
- 扩频时钟
(图片:引出线)