SY89871UMG是一个2.5V/3.3VLVPECL输出精密时钟分频器，能够接受高速差分时钟输入（AC或DC耦合）CML、LVPECL、HSTL或LVDS时钟输入信号，并使用可编程分频器比率对频率进行分频，以创建输入时钟（BankB）的频率锁定低速版本。可用分频器比率为2、4、8和16。在典型的622MHz时钟系统中，这将提供311MHz、155MHz、77MHz或38MHz辅助时钟组件的可用性。差分输入缓冲器具有独特的内部终端设计，允许通过VT引脚访问终端网络。该功能允许设备轻松地与不同的逻辑标准进行接口。交流耦合应用包括AVREF-AC参考。SY89871U包括两个相位匹配的输出组。A组（QA）是输入的频率匹配副本。组B（QB0，QB1）是输入频率的分频输出。存储体A和存储体B保持与分频器设置无关的匹配延迟。
特色
- A组：不分割通过（QA）
- B组：可编程除以2、4、8、16（QB0、QB1）
- 匹配延迟：所有输出都具有匹配延迟，与除法器设置无关
- >2.5GHz最大频率
- <250ps tr/tf
- <670ps tpd（匹配延迟）
- 设备偏斜内<15ps
- 231fsRMS相位抖动（典型值）
- 电源3.3V或2.5V
- 用于直流和交流耦合输入的独特的正在申请专利的输入终端和VT引脚：任何差分输入（LVPECL、LVDS、CML、HSTL）
- 用于选择和重置的TTL/CMOS输入
- 100K EP兼容LVPECL输出
- 并行编程能力
- 宽工作温度范围：-40°C至+85°C
- 提供16针（3mm x 3mm）QFN封装
