CDCL1810RGZR是一款高性能时钟分配器。可编程分频器P0和P1为输出频率与输入频率之比提供了高度灵活性：FOUT=FIN/P，其中：P（P0，P1）=1、2、4、5、8、10、16、20、32、40、80。
CDCL1810RGZR支持一个差分LVDS时钟输入和总共10个差分CML输出。如果CML输出是交流耦合的，则CML输出与LVDS接收器兼容。
通过仔细观察输入电压摆动和共模电压限制，CDCL1810RGZR可以支持引脚配置和功能中概述的单端时钟输入。
所有设备设置均可通过SDA/SCL串行双线接口进行编程。串行接口仅允许1.8V。
一个输出组相对于另一输出组的相位可以通过SDA/SCL接口进行调整。对于5的倍数的后分频比（P0，P1），相位调整步骤的总数（η）等于分频比除以5。对于不是5的倍数的后分频比（P0，P1），总步数（η）与后分频比相同。以时间单位表示的相位调整步长（ΔΦ）为：ΔΦ=1/（n×FOUT），其中FOUT是各自的输出频率。
该设备在1.8V供电环境中运行，其特点是在-40°C至+85°C的温度范围内运行。CDCL1810RGZR采用48引脚VQFN（RGZ）封装。
特色
- 单1.8V电源
- 高性能时钟分配器
10输出 - 低输入输出相加抖动：
低至10fs RMS - 输出组相位调整
- 低压差分信号（LVDS）
输入，100Ω片上差分
终端，频率高达650 MHz - 差分电流模式逻辑（CML）
输出，50Ω单端片上
终端，频率高达650 MHz - 两组，每组五个输出
独立分频比 - 用除法导出的输出频率
比率为1、2、4、5、8、10、16、20、，
32、40和80 - 符合ANSI TIA/EIA-644-A-2001 LVDS
标准要求 - 功耗：典型410 mW
- 每个输出的输出启用控制
和自动输出同步 - SDA/SCL设备管理接口
- 48引脚VQFN（RGZ）封装
- 工业温度范围：
-40°C至+85°C
