特色
- 两个独立通道
- 输入时钟（每个通道）
- 三个输入，两个差分/CMOS，一个CMOS
- 从8kHz到1250MHz的任何输入频率（CMOS为8kHz到300MHz）
- 每输入活动和频率监控
- 自动或手动参考切换
- 低带宽DPLL（每个信道）
- ITU-T G.813/G.8262合规性（选项1和2）
- 任何≥10MHz TCXO的低抖动操作
- 主时钟抖动衰减器通过消除TCXO/OCXO低抖动要求来降低成本
- 可编程带宽，0.1Hz至10Hz
- 将抖动降低到几个UI
- 无命中参考切换
- 高分辨率保持平均
- 数字控制相位调整
- 低抖动分数-N APLL和3个输出（每个通道）
- 从<1Hz到1035MHz的任何输出频率
- 具有0ppm误差的高分辨率分数频率转换
- 封装设计不需要外部VCXO或环路滤波器组件
- 每个输出都有独立的分频器
- 输出抖动低至0.25ps RMS（12kHz-20MHz集成频带）
- 每个输出为CML或2 x CMOS，可与LVDS、LVPECL、HSTL、SSTL和HCSL接口
- 在2 x CMOS模式下，P和N引脚可以是不同的频率（例如125MHz和25MHz）
- 每个输出电源引脚的CMOS输出电压从1.5V到3.3V
- 精确的输出校准电路和每个输出相位调整
- 每个输出启用/禁用和无故障启动/停止（停止高或低）
- 一般功能
- 从内部EEPROM上电时自动配置；最多四针可选配置
- 数控振荡器模式
- 具有外部反馈的输入输出相位校准
- SPI或I2C处理器接口
- 易于使用的评估软件
- 64针5 x 10mm LGA封装
