CDC2536DL

CDC2536DL是一款高性能、低偏斜、低抖动的时钟驱动器。它使用锁相环（PLL）在频率和相位上精确地将时钟输出信号与时钟输入（CLKIN）信号对齐。它专门设计用于同步DRAM和流行的微处理器，其工作速度从50 MHz到100 MHz或低至25 MHz，输出配置为半频率输出。CDC2536DL工作电压为3.3V VCC，设计用于驱动50-W传输线。CDC2536DL还提供片上串联阻尼电阻器，无需外部终端组件。

反馈（FBIN）输入用于使输出时钟在频率和相位上与输入时钟（CLKIN）同步。六个输出时钟中的一个必须反馈给FBIN，以便PLL保持CLKIN和输出之间的同步。用作反馈引脚的输出与CLKIN的频率同步。

Y输出可被配置为以与CLKIN相同的相位和频率切换。选择（SEL）输入将三个Y输出配置为以CLKIN频率的一半或两倍工作，这取决于反馈给FBIN的引脚（见表1和表2）。所有输出信号占空比被调整为50%，与输入时钟的占空比无关。

输出启用（OE）\用于输出控制。当OE\高时，输出处于高阻抗状态。当OE\低时，输出激活。TEST用于设备的工厂测试，可用于绕过PLL。测试应绑在GND上，以便正常操作。

与许多包含PLL的产品不同，CDC2536DL不需要外部RC网络。PLL的环路滤波器包含在芯片上，最大限度地减少了部件数量、电路板空间和成本。

由于它基于PLL电路，CDC2536DL需要稳定时间来实现反馈信号与参考信号的锁相。在CLKIN上电和施加固定频率、固定相位信号以及PLL参考或反馈信号的任何变化之后，需要该稳定时间。当SEL发生变化时，通过TEST启用PLL，并通过OE\启用所有输出。

CDC2536DL的工作温度为0°C至70°C。

特色