PLL部分包括可编程参考分频器R；低噪声相位频率检测器PFD；精密电荷泵CP；通过将外部VCXO或VCO连接到CLK2和CLK2B引脚，高达1.6GHz的PLL输出频率可以与输入参考REFIN同步。
时钟分配部分提供LVPECL输出和可编程为LVDS或CMOS的输出。每个输出都有一个可编程除法器，它可以被旁路或设置为除以最多32的任何整数。
每个分频器允许用户相对于另一时钟输出改变一个时钟输出的相位。此相位选择用作粗略的定时调整。一个输出还具有可编程延迟元件，用户可选择，满量程范围为10ns。这个微调延迟块用一个5位字编程，它给用户32个可能的延迟供选择。
AD9511BCPZ非常适合于数据转换器时钟应用，在该应用中，通过亚微微秒抖动编码信号实现了最大的转换器性能。
AD9511BCPZ采用48导联LFCSP，温度范围为-40°C至+85°C。该部件可由单个3.3 V电源供电。希望扩展外部VCO的电压范围的用户可以将电荷泵电源VCP运行到5.5V。
特色
- 锁相环（PLL）核心参考输入频率为250 MHz可编程双模预分频器可编程电荷泵（CP）电流独立CP电源（VCP）扩展调谐范围
- 两个1.6 GHz差分时钟输入
- 5个可编程除法器，1至32，所有整数
- 输出至输出粗延迟调整的相位选择
- 三个独立的1.2 GHz LVPECL输出相加输出抖动，225 fs RMS
- 两个独立的800MHz/250MHzLVDS/CMOS输出相加输出抖动，一个输出上的275fsRMSFine延迟调整，5位延迟字
- 4线或3线串行控制端口
- 节省空间48导联LFCSP
应用
- 低抖动、低相位噪声时钟分布
- 时钟高速ADC、DAC、DDS、DDC、DUC、MxFE™ 转换器
- 无线基础设施收发器
- 高性能仪表
- 宽带基础设施
（图片：引出线）
