CDC2516DGGR是一款高性能、低偏斜、低抖动、锁相环（PLL）时钟驱动器。它使用PLL在频率和相位上精确地将反馈输出（FBOUT）与时钟（CLK）输入信号对齐。它专门设计用于同步DRAM。CDC2516DGGR工作电压为3.3V VCC，提供集成的串联阻尼电阻器，非常适合驱动点对点负载。
四组四个输出提供输入时钟的16个低偏斜、低抖动拷贝。输出信号占空比调整为50%，与输入时钟的占空比无关。可以通过1G、2G、3G和4G控制输入分别启用或禁用每组输出。当G输入为高时，输出在相位和频率上与CLK切换；当G输入为低时，输出被禁止为逻辑低状态。
与许多包含PLL的产品不同，CDC2516DGGR不需要外部RC网络。PLL的环路滤波器包含在芯片上，最大限度地减少了部件数量、电路板空间和成本。
由于它基于PLL电路，CDC2516DGGR需要稳定时间来实现反馈信号与参考信号的锁相。在CLK上电和施加固定频率、固定相位信号之后，以及在PLL参考或反馈信号的任何变化之后，需要该稳定时间。为了测试目的，可以通过将AVCC捆扎到地来绕过PLL。
CDC2516DGGR的工作温度为0°C至70°C。
特色
- 使用CDCVF2510A作为此设备的替代品
- 同步DRAM应用的锁相环时钟分布
- 将一个时钟输入分配给四组四个输出
- 每个输出组的单独输出启用
- 外部反馈引脚（FBIN）用于将输出与时钟输入同步
- 片上串联阻尼电阻器
- 无需外部RC网络在3.3V VCC下运行
- 包装在塑料48针薄收缩小外形包装中
