CDCLVD110AVFR时钟驱动器将一对差分LVDS时钟输入(CLK0或CLK1)分配给10对差分时钟输出(Q0至Q9),时钟分配偏差最小。CDCLVD110AVFR专门设计用于驱动50Ω传输线。
当控制使能为高(EN=1)时,10个差分输出是可编程的,因为每个输出可以根据加载到移位寄存器中的前10位单独启用或禁用(3态)。一旦移位寄存器被加载,最后一位选择CLK0或CLK1作为时钟输入。然而,当EN=0时,输出不可编程,所有输出均启用。
CDCLVD110AVFR具有一种改进的启动电路,可使交流和直流耦合系统中的启动时间最小化。
CDCLVD110AVFR的工作温度为-40°C至85°C。
特色
- 时钟分配应用的低输出偏差<30 ps(典型)
- 将一个差分时钟输入分配到10个LVDS差分时钟输出
- VCC范围:2.5 V±5%
- 高达1.1 GHz的典型信令速率能力
- 可配置寄存器(SI/CK)单独启用禁用输出、可选CLK0、CLK0或CLK1、CLK1输入
- 全轨到轨共模输入范围
- 接收器输入阈值:±100 mV
- 提供32引脚LQFP和VQFN封装
- VDD=0 V(断电)的故障安全I/O引脚