CDCM61004RHBR是一种高度通用的低抖动频率合成器，能够生成四个低抖动时钟输出，可在低压正射极耦合逻辑（LVPECL）、低压差分信号（LVDS）或低压互补金属氧化物半导体（LVCMOS）输出之间选择，来自LVCMOS输入的低频晶体，用于各种有线和数据通信应用。CDCM61004RHBR具有板载PLL，仅通过控制引脚即可轻松配置。总体输出随机抖动性能小于1 ps，RMS（从10 kHz到20 MHz），使该设备成为在SONET、以太网、光纤通道和SAN等苛刻应用中使用的完美选择。CDCM61004RHBR有一个小的32针、5毫米×5毫米VQFN封装。
CDCM61004RHBR是一款高性能、低相位噪声、全集成压控振荡器（VCO）时钟合成器，具有四个通用输出缓冲器，可配置为LVPECL、LVDS或LVCMOS兼容。每个通用输出也可以转换为两个LVCMOS输出。此外，LVCMOS旁路输出时钟在输出配置中可用，可帮助晶体加载以实现准确的期望输入频率。它有一个全集成、低噪声、基于LC的VCO，工作在1.75 GHz至2.05 GHz范围内。
锁相环（PLL）使VCO相对于输入同步，输入可以是低频晶体。输出共享来自VCO核心的输出除法器。所有设备设置都通过一个控制引脚结构进行管理，该结构有两个引脚控制预分频器和反馈分频器，三个引脚控制输出分频器，两个引脚用于控制输出类型，一个引脚用于输出使能。每当PLL设置（包括输入频率、预分频器或反馈分频器）发生变化时，必须通过重置控制引脚发出重置（设备重置的有效低电平）。复位启动PLL重新校准过程，以确保PLL锁定。当设备复位时，输出和分频器关闭。
输出频率（fOUT）与输入时钟（fIN）的频率成比例。反馈分频器、输出分频器和VCO频率相对于fIN设置fOUT。
通过使用控制引脚，可以从1、2、3、4、6或8中选择输出分频器。反馈分频器和预分频器分频器组合也可以通过使用控制引脚分别从25和3、24和3、20和4或15和5中选择。CDCM61004RHBR框图显示了CDCM61004的高级图。
该设备在3.3V供电环境中运行，其特点是在-40°C至85°C的温度范围内运行。
特色
- 单晶体/LVCMOS参考输入
包括24.8832 MHz、25 MHz和26.5625 MHz - 输入频率范围：21.875 MHz至
28.47兆赫 - 片上VCO的工作频率范围为
1.75 GHz至2.05 GHz - 4倍可用输出：
- 引脚可在LVPECL、LVDS或
2-lvmos；工作电压为3.3 V
- 引脚可在LVPECL、LVDS或
- LVCMOS旁路输出可用
- 输出频率可通过/1、/2、/3、/4、/6、，
/8来自单输出分频器 - 支持普通LVPECL/LVDS输出
频率：- 62.5兆赫、74.25兆赫、75兆赫、77.76兆赫，
100兆赫、106.25兆赫、125兆赫、150兆赫、，
155.52MHz、156.25MHz、159.375MHz，
187.5兆赫、200兆赫、212.5兆赫、250兆赫、，
311.04兆赫、312.5兆赫、622.08兆赫，
625兆赫
- 62.5兆赫、74.25兆赫、75兆赫、77.76兆赫，
- 支持常见LVCMOS输出频率：
- 62.5兆赫、74.25兆赫、75兆赫、77.76兆赫，
100兆赫、106.25兆赫、125兆赫、150兆赫、，
155.52MHz、156.25MHz、159.375MHz，
187.5兆赫、200兆赫、212.5兆赫、250兆赫
- 62.5兆赫、74.25兆赫、75兆赫、77.76兆赫，
- 输出频率范围：43.75 MHz至
683.264兆赫 - 内部PLL环路带宽：400 kHz
- 高性能PLL核心：
- 相位噪声通常为–146 dBc/Hz
625 MHz LVPECL输出的5 MHz偏移 - 随机抖动通常为0.509 ps，RMS
（10 kHz至20 MHz）用于625 MHz LVPECL输出
- 相位噪声通常为–146 dBc/Hz
- 输出占空比修正为50%（±5%）
- LVPECL输出上30 ps的低输出偏差
- 使用控制引脚进行分频器编程：
- 预分频器/反馈分频器的两个引脚
- 输出分频器的三个引脚
- 输出选择的两个引脚
- 芯片启用控制引脚可用
- 3.3V核心和I/O电源
- 工业温度范围：-40°C至85°C
- 5-mm×5-mm，32针，VQFN（RHB）封装
- ESD保护超过2 kV（HBM）
