CD74ACT297M96为高精度数字锁相环应用提供了一种简单、经济高效的解决方案。该装置包含除N分频计数器外的所有必要电路，以构建如图1所示的一阶锁相环。
提供了异或相位检测器（XORPD）和边缘控制（ECPD）相位检测器，以实现最大的灵活性。
环路功能的适当划分，以及封装外部的许多构建块，使得设计者可以很容易地将波纹消除或级联到高阶锁相环路。
上/下K计数器的长度可根据K计数器功能表进行数字编程。当A、B、C和D均为低电平时，K计数器被禁用。由于A为高电平，B、C和D为低电平，K计数器只有三个阶段长，这拓宽了带宽或捕获范围，并缩短了环路的锁定时间。当A、B、C和D被编程为高电平时，K计数器变为17级长，这缩小了带宽或捕获范围，并延长了锁定时间。通过操纵A到D输入来实时控制环路带宽可以最大化数字锁相环的整体性能。
该设备执行经典的一阶锁相环功能，而不使用模拟元件。数字锁相环（DPLL）的精度不受VCC和温度变化的影响，但仅取决于K时钟（K CLK）、递增/递减时钟（I/D CLK）和环路传播延迟的精度。I/O时钟频率和N分频模决定DPLL的中心频率。中心频率由关系fc=I/D时钟/2N（Hz）定义。
特色
- 双极FCT、AS和S的速度，功耗显著降低
- 数字设计避免模拟补偿误差
- 可轻松级联以实现高阶循环
- 有用频率范围
- DC至110 MHz典型值（K CLK）
- DC至70 MHz典型值（I/D CLK）
- 动态可变带宽
- 可实现的非常窄的带宽
- 通电复位
- 输出能力
- 标准：XORPD OUT、ECPD OUT
- 总线驱动器：I/D OUT
- SCR抗锁存CMOS工艺及电路设计
- 平衡传播延迟
- 根据MIL-STD-883方法3015，ESD保护超过2000 V
