HMC7043LP7FE旨在满足多载波GSM和LTE基站设计的要求，并提供广泛的时钟管理和分配功能，以简化基带和无线卡时钟树设计。
HMC7043LP7FE提供14个低噪声和可配置输出，以提供与基站收发信台（BTS）系统中许多不同组件（如数据转换器、本地振荡器、发射/接收模块、现场可编程门阵列（FPGA）和数字前端ASIC）接口的灵活性。HMC7043LP7FE可根据JESD204B/JESD204C接口要求生成多达七个DCLK和SYSREF时钟对。
系统设计者可以生成较少数量的DCLK和SYSREF对，并为独立的相位和频率配置剩余的输出信号路径。DCLK和SYSREF时钟输出都可以配置为支持不同的信令标准，包括CML、LVDS、LVPECL和LVCMOS，以及不同的偏置条件，以调整不同的板插入损耗。
HMC7043LP7FE的一个独特功能是对14个通道中的每个通道进行独立灵活的相位管理。所有14个信道都具有频率和相位调整功能。输出也可编程为50Ω或100Ω内部和外部终端选项。
HMC7043LP7FE设备具有一个RF SYNC功能，该功能可确定地同步多个HMC7043LP6FE设备，也就是说，确保所有时钟输出从同一边缘开始。通过确定地重新表述嵌套的HMC7043LP7FE或SYSREF控制单元/除法器，然后使用此新阶段重新启动输出除法器来实现此操作。
HMC7043LP7FE采用48引脚、7 mm×7 mm LFCSP封装，外露焊盘接地。
特色
- JEDEC JESD204B/JESD204C支持
- 低附加抖动：2457.6 MHz（12 kHz至20 MHz）时<15 fs rms
- 极低噪声下限：−155.2 dBc/Hz，983.04 MHz
- 多达14个LVDS、LVPECL或CML型设备时钟（DCLK）
- 3200 MHz的最大CLKOUTx/CLKOUTx和SCLKOUTx/SCLKOUTx频率
- JESD204B/JESD204C兼容系统参考（SYSREF）脉冲
- 25 ps模拟和½时钟输入周期数字延迟，可在14个时钟输出通道中的每个通道上独立编程
- SPI可编程可调噪声下限与功耗
- SYSREF有效中断以简化JESD204B/JESD204C同步
- 支持多个HMC7043设备的确定性同步
- RFSYNC引脚或SPI控制的SYNC触发器，用于JESD204B/JESD204C的输出同步
- GPIO报警/状态指示器，用于确定系统的运行状况
- 时钟输入，最高支持6 GHz
- 车载调节器，实现卓越的PSRR
- 48引线，7 mm×7 mm LFCSP封装
应用
- JESD204B/JESD204C时钟生成
- 蜂窝基础设施（多载波GSM、LTE、W-CDMA）
- 数据转换器计时
- 相控阵参考分布
- 微波基带卡
（图片：引出线）
