CDCF5801ADBQG4提供来自参考时钟（REFCLK）信号的时钟乘法，具有通过相位对准器以仅1.3mUI的步长延迟或提前CLKOUT/CLKOUTB的独特能力。对于DLYCTRL引脚上的每个上升沿，只要LEADLLAG输入在DLYCTRR上升沿时检测到低信号，CLKOUT就延迟1.3-mUI步长。类似地，对于DLYCTRL管脚上的每个上升沿，只要LEADLLAG管脚在过渡期间为高，CLKOUT将以1.3-mUI步长前进。这种独特的功能允许设备通过向DLYCTRL和LEADLAG引脚馈送需要对齐的时钟，在CLKOUT/CLKOUTB和系统中的任何其他CLK之间进行相位对齐（零延迟）。此外，它还提供了通过在DLYCTRL引脚上提供适当数量的边缘来编程固定延迟的能力，同时将LEADLAG引脚绑定到dc高或低。其他可能的应用包括：
- 将输出时钟信号的上升沿与输入时钟上升沿对齐
- 在需要很长PLL反馈线的应用中避免PLL不稳定
- 隔离抖动和数字开关噪声
- 具有良好ppm频率稳定性的系统中的抖动限制
CDCF5801ADBQG4具有故障安全加电初始化状态机，支持在所有加电条件下正常运行。
CDCF5801ADBQG4提供来自参考时钟（REFCLK）信号的时钟乘法和除法。该设备经过优化，从输入到输出具有极低的抖动影响。预分频器引脚MULT[0:1]和后分频器引脚P[0:2]提供倍频和分频比的选择，产生范围从25MHz到280MHz的CLKOUT/CLUTKB频率，时钟输入参考（REFCLK）范围从12.5MHz到240MHz。有关详细的频率支持，请参阅。引脚MULT[0:1]和P[1:2]的选择决定了1、2、4或8的乘法值。CDCF5801ADBQG4提供多种断电/高阻抗模式，可通过引脚P0、STOPB和PWRDN进行选择。CDCF5801ADBQG4的另一个独特功能是通过改变VDDREF引脚上的电压来实现时钟输入引脚REFCLK的高灵敏度和宽共模范围。时钟信号输出CLKOUT和CLKOUTB可以独立地用于生成单端时钟信号。CLKOUT/CLKOUTB输出也可以组合以生成适合LVDS、LVPECL或HSTL/STL信令的差分输出信号。CDCF5801ADBQG4的特点是在-40°C至85°C的自由空气温度下运行。
特色
- 低抖动时钟乘法器：×1，×2，×4，×8
- 故障安全通电初始化
- 1.3 mUI的可编程双向延迟步长
- 输出频率范围为25 MHz至280 MHz
- 输入频率范围为12.5 MHz至240 MHz
- 低抖动生成
- 具有可调触发电平的单端REFCLK输入（适用于LVTTL、HSTL和LVPECL）
- 差分/单端输出
- 输出可驱动LVPECL、LVDS和LVTTL
- 最小化功率的三种功率操作模式
- 低功耗（280 MHz/3.3 V时<190 mW）
- 封装在收缩小外形封装（DBQ）中
- PLL无需外部组件
- 降低EMI（SSC）的扩频时钟跟踪能力
- 应用
- 视频图形
- 游戏产品
- 数据通信
- 电信
- FPGA产生的噪声消除
