2308B-1DCG是一种高速锁相环（PLL）时钟乘法器。它旨在解决高速时钟分配和乘法应用。通过调整输入时钟和输出时钟之间的相位来实现零延迟，可在10至133MHz的范围内操作。2308B-1DCG有两组四个输出，每个输出通过两个选择地址控制。通过正确选择输入地址，可以将两个存储体置于三态模式。在测试模式下，PLL关闭，输入时钟直接驱动输出，用于系统测试。在没有输入时钟的情况下，2308B-1DCG进入断电状态，输出为三态。在此模式下，设备将消耗小于25uA的电流。2308B-1DCG有六种独特的配置，可用于输入REF时钟的预分频和乘法。（参见可用选项表。）PLL外部关闭，允许用户控制输入时钟和输出之间的延迟，从而提供更大的灵活性。2308B-1DCG具有工业和商业运行的特点。
特色
- 适用于10MHz至133MHz工作频率的锁相环时钟分布
- 将一个时钟输入分配给两组四个输出
- 每个输出组的单独输出启用
- 外部反馈（FBK）引脚用于将输出与时钟输入同步
- 输出倾斜<200 ps
- 低抖动<200 ps周期到周期
- 1x、2x、4x输出选项（见表）：-2308B-1 1x-2308B-2 1x、2 x-2308B-3 2x、4 x-2308B-4 2x-2308B-1H、-2H和-5H，用于高速驱动器
- 无需外部RC网络
- 工作电压为3.3V VDD
- 提供SOIC和TSSOP包
（图片：引出线）
