CDCVF855PWRG4是一种高性能、低偏斜、低抖动、零延迟缓冲器，它将差分时钟输入对（CLK、CLK）分配给4个差分时钟输出对（Y[0:3]、Y[0:3]）和一个差分反馈时钟输出对。时钟输出由时钟输入（CLK、CLK）、反馈时钟（FBIN、FBIN）和模拟电源输入（AVDD）控制。当PWRDWN为高时，输出在CLK的相位和频率上切换。当PWRDWN为低电平时，所有输出被禁用为高阻抗状态（3态），PLL被关闭（低功率模式）。当输入频率低于低于20MHz（典型的10MHz）的建议检测频率时，设备也进入该低功率模式。输入频率检测电路检测低频条件，在施加>20MHz的输入信号后，该检测电路打开PLL并启用输出。
当AVDD被限制在低电平时，PLL被关闭并被旁路以进行测试。CDCVF855PWRG4还能够跟踪扩频时钟以减少EMI。
由于CDCVF855PWRG4基于PLL电路，因此需要稳定时间来实现PLL的锁相。通电后需要该稳定时间。CDCVF855PWRG4具有商用和工业温度范围的特点。
特色
- 扩频时钟兼容
- 工作频率：60 MHz至220 MHz
- 低抖动（周期）：±60 ps（200 MHz时为±40 ps）
- 低静态相位偏移：±50 ps
- 低抖动（周期）：±60 ps（200 MHz时为±30 ps）
- 1对4差分时钟分配（SSTL2）
- 最佳VOX=VDD/2±0.1 V
- 使用双2.6V或2.5V电源工作
- 提供28针TSSOP封装
- 消耗<100-μA静态电流
- 外部反馈引脚（FBIN、FBIN）用于将输出与输入时钟同步
- 符合/超过JEDEC标准（JESD82-1）DDRI-200/266/333规范
- 符合/超过建议的DDRI-400规范（JESD82-1A）
- 当未施加CLK输入信号或PWRDWN低时，进入低功率模式
- 应用
- DDR内存模块（DDR400/333/266/200）
- 零延迟扇出缓冲区
