CDCVF2509PWRG4是一款高性能、低偏斜、低抖动、锁相环（PLL）时钟驱动器。它使用PLL在频率和相位上精确地将反馈（FBOUT）输出与时钟（CLK）输入信号对齐。它专门设计用于同步DRAM。CDCVF2509PWRG4在3.3V VCC下工作。它还提供集成的串联阻尼电阻器，使其成为驱动点对点负载的理想选择。
一组五个输出和一组四个输出提供CLK的九个低偏斜、低抖动拷贝。输出信号占空比调整为50%，与CLK的占空比无关。通过控制（1G和2G）输入分别启用或禁用每组输出。当G输入为高时，输出在相位和频率上与CLK切换；当G输入为低时，输出被禁止为逻辑低状态。
与许多包含PLL的产品不同，CDCVF2509PWRG4不需要外部RC网络。PLL的环路滤波器包含在芯片上，最大限度地减少了部件数量、电路板空间和成本。
由于其基于PLL电路，CDCVF2509PWRG4需要稳定时间来实现反馈信号与参考信号的锁相。在CLK上电和施加固定频率、固定相位信号之后，以及在PLL参考或反馈信号的任何变化之后，需要该稳定时间。PLL可以通过将AVCC接地来旁路。
CDCVF2509A的工作温度为0°C至85°C。
特色
- 使用CDCVF2509A（SCAS765）作为此设备的替代品
- 设计满足并超过PC133 SDRAM注册DIMM规范1.1版
- 扩频时钟兼容
- 工作频率50 MHz至175 MHz
- 66 MHz至166 MHz的静态相位误差分布为±125 ps
- 66 MHz至166 MHz的抖动（cyc-cyc）典型值=70 ps
- 先进的深亚微米工艺与当前一代PC133设备相比，功耗降低40%以上
- 可提供塑料24针TSSOP
- 锁相环时钟分布
同步DRAM应用 - 将一个时钟输入分配给一组
五和一组四输出 - 每个输出的单独输出启用
银行 - 使用外部反馈（FBIN）终端
将输出与时钟同步
输入 - 25-片上串联阻尼电阻器
- 无需外部RC网络
- 工作电压为3.3 V
- 应用
- DRAM应用程序
- 基于PLL的时钟分配器
- 非PLL时钟缓冲器
