PLL部分由低噪声相位频率检测器（PFD）、精密电荷泵（CP）、低相位噪声压控振荡器（VCO）以及预编程反馈分频器和输出分频器组成。通过将外部晶体或参考时钟连接到REFCLK引脚，可以将高达156.25MHz的频率锁定到输入参考。
每个输出除法器和反馈除法器比率都预先编程为所需的输出速率。不需要外部环路滤波器组件，因此节省了宝贵的设计时间和电路板空间。
AD9571ACPZLVD采用40引线6 mm×6 mm引线框架芯片规模封装，可通过单个3.3 V电源进行操作。工作温度范围为−40°C至+85°C。
特色
- 完全集成的VCO/PLL核心在156.25 MHz时从1.875 MHz到20 MHz的0.17 ps rms抖动在125 MHz时从12 kHz到20 MHz 0.41 ps rms抖动输入晶体或25 MHz的时钟频率
- 156.25 MHz、33.33 MHz、100 MHz和125 MHz的预设分频比
- 选择LVPECL或LVDS输出格式
- 集成环路滤波器
- 6份参考时钟输出
- 通过捆扎销配置的费率
- 节省空间6 mm×6 mm 40引线LFCSP
- 0.48 W功耗（LVDS操作）
- 有关其他功能，请参阅数据表
（图片：引出线）
