CDC509PWR是一款高性能、低偏斜、低抖动、锁相环（PLL）时钟驱动器。它使用PLL在频率和相位上精确地将反馈（FBOUT）输出与时钟（CLK）输入信号对齐。它专门设计用于同步DRAM。CDC509PWR的工作电压为3.3V VCC，每个输出最多可驱动五个时钟负载。
一组五个输出和一组四个输出提供CLK的九个低偏斜、低抖动拷贝。输出信号占空比调整为50%，与CLK时的占空比无关。可以通过控制（1G和2G）输入分别启用或禁用每组输出。当G输入为高时，输出在相位和频率上与CLK切换；当G输入为低时，输出被禁止为逻辑低状态。
与许多含有PLL的产品不同，CDC509PWR不需要外部RC网络。PLL的环路滤波器包含在芯片上，最大限度地减少了部件数量、电路板空间和成本。
由于其基于PLL电路，CDC509PWR需要稳定时间来实现反馈信号与参考信号的锁相。在CLK上电和施加固定频率、固定相位信号之后，以及在PLL参考或反馈信号的任何变化之后，需要该稳定时间。通过将AVCC接地，可以绕过PLL进行测试。
CDC509PWR的工作温度为0°C至70°C。
特色
- 使用CDCVF2509A作为此设备的替代品
- 同步DRAM应用的锁相环时钟分布
- 将一个时钟输入分配给一组五个和一组四个输出
- 每个输出组的单独输出启用
- 外部反馈（FBIN）引脚用于将输出与时钟输入同步
- 无需外部RC网络
- 工作电压为3.3V VCC
- 包装在塑料24针薄收缩小外形包装中
