PLL部分由低噪声相位频率检测器（PFD）、精密电荷泵（CP）、低相位噪声压控振荡器（VCO）以及预编程反馈分频器和输出分频器组成。通过将外部晶体或参考时钟连接到REFCLK引脚，可以将高达156.25MHz的频率锁定到输入参考。每个输出除法器和反馈除法器比率都针对所需的输出速率进行预编程。
第二个PLL也作为一个整数N合成器工作，并驱动两个LVPECL或LVDS输出缓冲器，用于106.25MHz分频。不需要外部环路滤波器组件，因此节省了宝贵的设计时间和电路板空间。
AD9572ACPZLVD-R7采用40引线、6 mm×6 mm引线框架芯片规模封装（LFCSP），可在单个3.3 V电源下操作。温度范围为−40°C至+85°C。
应用特色
- 完全集成的双VCO/PLL核心167 fs rms抖动从0.637 MHz到10 MHz，频率为106.25 MHz 178 fs rms抖动，频率为1.875 MHz到20 MHz，频率156.25 MHz
- 在125 MHz输入晶体或25 MHz时钟频率下，从12 kHz到20 MHz的418 fs rms抖动
- 106.25 MHz、156.25 MHz、33.33 MHz、100 MHz和125 MHz的预设分频比
- 选择LVPECL或LVDS输出格式
- 集成环路滤波器
- 参考时钟输出副本
- 通过捆扎销配置的费率
- 节省空间，6 mm×6 mm，40引线LFCSP
- 0.71 W功耗（LVDS操作）
- 1.07 W功耗（LVPECL操作）
- 3.3 V操作
（图片：引出线）
