LMK04828-EP设备是业界性能最高的时钟调节器，支持JESD204B。
PLL2的14个时钟输出可配置为使用设备和SYSREF时钟驱动七个JESD204B转换器或其他逻辑设备。可以使用直流和交流耦合提供SYSREF。不限于JESD204B应用，14个输出中的每一个都可以单独配置为传统时钟系统的高性能输出。
LMK04828 EP的高性能与诸如在电源或性能之间进行权衡的能力、双VCO、动态数字延迟、保持和无故障模拟延迟等功能相结合，使其成为提供灵活的高性能时钟树的理想选择。
特色
- 环境保护部
- 金接合线
- 温度范围：-55至+105°C
- 铅精加工SnPb
- 最大分配频率：3.2 GHz
- JESD204B支持
- 超低RMS抖动
- 88 fs RMS抖动（12 kHz至20MHz）
- 91 fs RMS抖动（100 Hz至20 MHz）
- 245.76 MHz时的-162.5 dBc/Hz本底噪声
- 来自PLL2的多达14个差分设备时钟
- 最多7个SYSREF时钟
- 最大时钟输出频率3.2 GHz
- PLL2的LVPECL、LVDS、HSDS、LCPECL可编程输出
- PLL1最多1个缓冲VCXO/晶体输出
- LVPECL、LVDS、2xLVCMO可编程
- 多模式：双PLL、单PLL和时钟分配
- 双环PLLatinum？PLL架构
- 第1页
- 最多3个冗余输入时钟
- 自动和手动切换模式
- 无障碍切换和服务水平
- 集成低噪声晶体振荡器电路
- 输入时钟丢失时的保持模式
- 最多3个冗余输入时钟
- 第二层
- 标准化[1 Hz]PLL噪声下限为–227 dBc/Hz
- 相位检测器速率高达155MHz
- OSCin倍频器
- 两个集成低噪声VCO
- 50%占空比输出分频，1至32（偶数和奇数）
- 精确数字延迟，可动态调节
- 25 ps阶跃模拟延迟
- 3.15-V至3.45-V操作
- 包装：64针WQFN（9.0 mm×9.0 mm×0.8 mm）
所有商标均为其各自所有者的财产。
