特色
- 高性能模拟/数字锁相环
- 时钟乘法器/抖动减少
- 从抖动或间歇的50 Hz到30 MHz时钟源生成低抖动的6–75 MHz输出时钟
- 时钟生成/频率合成
- 相对于8–75 MHz参考时钟,生成低抖动的6–75 MHz时钟
- 高精度PLL乘法因子
- 小于1 PPM错误
- 灵活的控制选项
- 硬件模式的一次性可编程配置
- I²C®/SPI公司™ 控制端口
- 可配置辅助输出
- 缓冲参考时钟
- PLL锁定指示
- 第二PLL输出
- CLK_IN的缓冲版本
- 参考时钟的灵活来源
- 外部振荡器或时钟源
- 支持廉价的本地晶体
- 所需的最小板空间
- 无需外部模拟环路滤波器组件
- 无需外部模拟环路滤波器组件