CDCDLP223PWRG4是一种基于PLL的高性能时钟合成器，针对DLP系统进行了优化。它使用一个20MHz的晶体来产生基频，并导出100MHz HCLK和300MHz HCLK输出的频率。此外，CDCDLP223PWRG4在20MHz输出端生成20MHz晶体振荡器频率的缓冲拷贝。
100 MHz HCLK输出为XDR时钟发生器（CDCD5704）提供参考时钟。在默认配置中应用了具有0.5%向下扩展的扩频时钟，可减少电磁干扰（EMI）。扩频时钟（SSC）通过串行控制接口打开和关闭。
300MHz HCLK输出为DLP控制ASIC的DMD控制逻辑提供200-400MHz时钟信号。可以通过串行控制接口以20MHz的步长选择频率。采用±1.0%或±1.5%中心扩展的扩频时钟，可通过串行控制接口禁用
CDCDLP223PWRG4具有故障安全启动电路，该电路仅在施加足够的电源电压且晶体振荡器发出稳定振荡时才启用PLL。在晶体启动时间和PLL稳定时间之后，所有输出都准备好使用。
CDCDLP223PWRG4由单个3.3V电源供电，其工作温度为-40°C至85°C。
特色
- 高性能时钟合成器
- 使用20 MHz晶体输入产生多个输出频率
- 降低系统成本的20MHz振荡器集成负载电容
- 所有PLL环路滤波器组件均集成
- 生成以下时钟：
- 基准CLK 20 MHz（缓冲）
- XCG CLK 100 MHz，带SSC
- DMD CLK 200-400 MHz，带可选SSC
- 极低周期抖动特性：
- 20 MHz输出时±100 ps
- 100 MHz和200-400 MHz输出时为±75 ps
- 包括扩频时钟（SSC），具有100 MHz的向下扩展和200-400 MHz的中心扩展
- 100 MHz和200-400 MHz时钟的HCLK差分输出
- 从单个3.3V电源操作
- 封装在TSSOP20中
- 适用于工业温度范围-40°C至85°C
- ESD保护超过JESD22
- 2000-V人体模型（A114-C）-MIL-STD-883，方法3015
- 典型应用程序
- DLP系统的中央时钟发生器
