说明
SY100S838/L是专为低偏斜时钟生成应用而设计的低偏斜（÷1，÷2/3）或（÷2，÷4/6）时钟生成芯片。内部分频器彼此同步，因此，公共输出边缘都精确对齐。这些器件可以由差分或单端ECL驱动，如果使用正电源，则由PECL输入信号驱动。此外，通过使用VBB输出，正弦源可以AC耦合到设备中。如果使用单端输入，VBB输出应连接到CLK输入，并通过0.01µF电容器旁路接地。VBB输出被设计为在单端输入条件下充当SY100S838/L输入的开关参考。因此，该引脚只能提供/吸收高达0.5mA的电流。
功能选择（FSEL）输入用于确定时钟生成芯片的功能。当FSEL输入为LOW时，SY100S838/L用作除以2和除以4/6时钟生成芯片。然而，如果FSEL输入为高电平，则其功能为除1和2/3时钟芯片。
公共使能（EN）是同步的，因此只有当内部时钟已经处于LOW状态时，内部分频器才会被启用/禁用。这避免了当设备被启用/禁用时，在内部时钟上产生运行时钟脉冲的任何机会，这可能发生在异步控制中。内部运行脉冲可能导致内部除法器级之间失去同步。内部使能触发器在输入时钟的下降沿上计时，因此，所有相关的规格限制都参考时钟输入的负沿。
启动时，内部触发器将达到随机状态；主复位（MR）输入允许内部分频器以及系统中的多个SY100S838/Ls的同步。
特征
■ 3.3V和5V电源选项
■ 50ps输出到输出偏斜
■ 同步启用/禁用
■ 同步主重置
■ 内部75KΩ 输入下拉电阻器
■ 提供20引脚SOIC封装
（图片：引线/示意图）
