描述
MC88915时钟驱动器利用锁相环技术将其低偏斜输出的频率和相位锁定到输入参考时钟上。它旨在为高性能PC和工作站提供时钟分配。
PLL允许高电流、低偏斜输出锁定到单个时钟输入，并以基本为零的方式分配
延迟到板上的多个组件。PLL还允许MC88915将低频输入时钟相乘，并以更高（2X）的系统频率局部分配。多个88915可以锁定在一个参考时钟上，这是理想的
对于必须将中央系统时钟同步分配给多个板的应用程序（见图7）。
五个“Q”输出（QO–Q4）的上升沿之间的偏差小于500 ps。Q5输出反相
（180°相移）。2X_Q输出以“Q”输出频率的两倍运行，而Q/2以
“Q”频率。
VCO设计为在20MHz和2X_Q Fmax规格之间最佳运行。图5中的接线图详细说明了创建特定输入/输出频率关系的不同反馈配置。“Q”输出与SYNC输入的可能频率比为2:1、1:1和1:2。
FREQ_SEL引脚在PLL的反馈路径中提供一位可编程分频。在VCO的信号到达芯片的内部时钟分配部分之前，它在VCO除以1和除以2之间进行选择（参见第2页的框图）。在大多数应用中，FREQ_SEL应保持较高（÷1）。如果使用低频参考时钟输入，保持FREQ_SEL低（÷2）将允许VCO在其最佳范围（>20 MHz）内运行。
在正常锁相操作中，PLL_EN引脚保持高电平。将PLL_EN引脚拉低将禁用VCO，并将88915置于静态“测试模式”。在这种模式下，输入时钟没有频率限制，这对于低频板测试环境是必要的。第二个SYNC输入可用作测试时钟输入，以进一步简化板级测试（参见第11页的详细描述）。
当环路处于稳态相位和频率锁定时，锁定指示器输出（lock）将变高。如果锁相丢失或PLL_EN引脚为低，LOCK输出将变低。
在某些条件下，锁定输出可能会保持较低，即使零件是锁相的。因此，LOCK输出信号不应用于驱动任何有源电路；它只能用于被动监测或评估目的。
特征
•五个输出（QO–Q4），输出–输出偏差<500ps，每个相位和频率锁定到SYNC输入
•SYNC和FEEDBACK输入之间部分到部分的相位变化小于550 ps（源自定义部分到部分偏斜的tPD规范）
•输入/输出相位–锁定频率比为1:2、1:1和2:1
•输入频率范围为5MHz–2X_Q FMAX规格
•系统“Q”频率为2X和+2时的额外输出。还提供Q（180°相移）输出
•所有输出在CMOS电平下具有±36 mA驱动（高和低相等），可驱动CMOS或TTL输入。所有输入均为TTL电平兼容
•为低频测试提供测试模式引脚（PLL_EN）。用于测试或冗余目的的两个可选时钟输入
（图片：引出线）
