ADAU1966AWBSTZ-RL设计用于低EMI。这种考虑在系统和电路设计架构中都是显而易见的。通过使用板载PLL从外部左右帧时钟（LRCLK）导出内部主时钟，ADAU1966AWBSTZ-RL可以消除对单独的高频主时钟的需要，并且可以使用或不使用位时钟。DAC采用最新的模拟器件连续时间架构设计，以进一步减少EMI。通过使用2.5V数字电源，功耗最小化，数字波形振幅更小，进一步减少了排放。
请注意，在整个数据表中，多功能引脚（如SCLK/SCL）由整个引脚名称或引脚的单个功能（如SCLK）引用，而只有该功能是相关的。
特色
- 差分或单端电压DAC输出
- 114 dB DAC动态范围，A加权，差分
- −97 dB总谐波失真加噪声（THD+N），差分
- 110 dB DAC动态范围，A加权，单端
- −95 dB THD+N，单端
- 2.5 V数字和3.3 V模拟和输入/输出（I/O）电源
- 299 mW总静态功率
- 锁相环（PLL）生成或直接主时钟MCLK
- 低电磁干扰（EMI）设计
- 用于生成数字电源的线性调节器驱动器
- 支持24位和32 kHz至192 kHz采样率
- 低传播192 kHz采样率模式
- 有关其他功能，请参阅数据表
应用
- 汽车音响系统
- 家庭影院系统
- 数字音频效果处理器
（图片：引出线）
