ispLSI 2096VL是一种高密度可编程逻辑器件，包含96个寄存器、六个专用输入引脚、三个专用时钟输入引脚、两个专用全局OE输入引脚和一个全局路由池（GRP）。GRP在所有这些元件之间提供了完整的互连性。ispLSI 2096VL具有通过边界扫描测试访问端口（TAP）实现的系统可编程性，并且可100%进行IEEE 1149.1边界扫描测试。ispLSI 2096VL提供了逻辑的非易失性重新编程能力，以及提供真正可重新配置系统的互连。
ispLSI 2096VL设备上的基本逻辑单元是通用逻辑块（GLB）。GLB标记为A0、A1。。C7（见图1）。ispLSI 2096VL器件中总共有24个GLB。每个GLB由四个宏小区组成。每个GLB有18个输入，一个可编程的“与/或/异或”阵列，以及四个输出，可以配置为组合或注册。GLB的输入来自GRP和专用输入。所有GLB输出都被带回GRP，以便它们可以连接到设备上任何GLB的输入。
这些设备还具有96个I/O单元，每个单元都直接连接到I/O引脚。每个I/O单元可以单独编程为具有3状态控制的组合输入、输出或双向I/O引脚，输出驱动器可以提供4 mA或接收8 mA。每个输出可以独立编程为快速或慢速输出转换速率，以最小化总输出开关噪声。器件引脚可以安全地驱动到3.3V信号电平，以支持混合电压系统。
八个GLB、32个I/O单元、两个专用输入和两个ORP连接在一起，形成一个Megablock（见图1）。八个GLB的输出通过两个ORP连接到一组32个通用I/O单元。每个ispLSI 2096VL设备包含三个兆块。
GRP具有来自所有GLB的输出和来自双向I/O单元的所有输入作为其输入。所有这些信号都可用于GLB的输入。通过GRP的延迟已被均衡，以最小化时间偏差。
ispLSI 2096VL器件中的时钟使用专用时钟引脚选择。可以基于GLB选择三个专用时钟引脚（Y0、Y1、Y2）或异步时钟。异步或产品术语时钟可以在任何GLB中为其自己的时钟生成。
可编程开漏输出
除了标准输出配置外，ispLSI 2096VL的输出可单独编程，可以作为标准图腾柱输出或开路漏极输出。图腾柱输出驱动指定的Voh和Vol电平，而漏极开路输出仅驱动指定的Vol。漏极开路的Voh电平取决于外部负载和上拉。该输出配置由可编程保险丝控制。默认配置是图腾柱配置。可通过Lattice软件工具选择明渠/图腾柱选项。
特色
-4000 PLD闸门
-96个I/O引脚，六个专用输入
-96寄存器
-高速全球互连
-用于快速计数器、状态机、地址解码器等的宽输入门控。
-用于随机逻辑的小逻辑块大小
-100%功能，JEDEC和引脚与ispLSI 2096V和2096VE设备兼容
•2.5V低压2096架构
-与标准3.3V设备的接口（输入和I/O为3.3V容差）
-85 mA典型有功电流
•高性能E2 CMOS®技术
-fmax=165 MHz最大工作频率
-tpd=5.5 ns传播延迟
-电可擦除和可重新编程
-非挥发性
-制造时100%测试
-未使用的产品期限关闭可节省电力
•系统内可编程
-2.5V系统内可编程性（ISP™) 使用边界扫描测试访问端口（TAP）
-开放漏极输出选项，具有灵活的总线接口能力，允许轻松实现有线OR或总线仲裁逻辑
-提高制造产量，缩短上市时间，提高产品质量
-重新编程焊接设备以实现更快的原型制作
•100%IEEE 1149.1边界扫描可测试
•PLD的易用性和快速系统速度，以及FPGA的密度和灵活性
-增强的引脚锁定能力
-三个专用时钟输入引脚
-同步和异步时钟
-可编程输出回转率控制
-柔性销放置
-优化的全局路由池提供全局互连
（图片：引出线）
