介绍
MAX®II系列即插即用非易失性CPLD基于0.18µm的6层金属闪存工艺，密度从240到2210个逻辑元件（LE）（128到2210等效宏单元），非易失存储容量为8 Kbits。与其他CPLD架构相比，MAX II器件提供了高I/O计数、快速性能和可靠的配合。MAX II设备具有MultiVolt内核、用户闪存（UFM）块和增强的系统内可编程性（ISP），旨在降低成本和功耗，同时为总线桥接、I/O扩展、通电复位（POR）和顺序控制以及设备配置控制等应用提供可编程解决方案。
特征
MAX II CPLD具有以下功能：
■ 低成本、低功耗CPLD
■ 即时启动、非易失性架构
■ 待机电流低至25µA
■ 提供快速传播延迟和时钟到输出时间
■ 提供四个全局时钟，每个逻辑阵列块（LAB）有两个可用时钟
■ 非易失性存储的UFM块高达8 Kbits
■ MultiVolt磁芯可为设备提供3.3 V/2.5 V或1.8 V的外部电源电压
■ 支持3.3V、2.5V、1.8V和1.5-V逻辑电平的多电压I/O接口
■ 总线友好架构，包括可编程转换速率、驱动强度、总线保持和可编程上拉电阻器
■ 施密特触发器启用噪声耐受输入（每个引脚可编程）
■ I/O完全符合外围组件互连特殊兴趣组（PCI SIG）PCI本地总线规范2.2版，适用于66 MHz下的3.3V操作
■ 支持热插拔
■ 符合IEEE标准1149.1-1990的内置联合测试行动组（JTAG）边界扫描测试（BST）电路
■ ISP电路符合IEEE标准1532
功能描述
MAX®II设备包含二维基于行和列的架构，以实现自定义逻辑。行和列互连提供逻辑阵列块（LAB）之间的信号互连。
逻辑阵列由LAB组成，每个LAB中有10个逻辑元件（LE）。LE是一个小的逻辑单元，提供用户逻辑功能的有效实现。LAB在整个设备中分为行和列。MultiTrack互连在LAB之间提供快速精确的定时延迟。与全局路由互连结构相比，LE之间的快速路由为增加的逻辑级别提供了最小的定时延迟。
MAX II器件I/O引脚由位于器件外围的LAB行和列末端的I/O元件（IOE）馈电。每个IOE都包含一个具有多个高级功能的双向I/O缓冲区。I/O引脚支持施密特触发器输入和各种单端标准，如66MHz、32位PCI和LVTTL。
MAX II设备提供全球时钟网络。全局时钟网络由四条驱动整个设备的全局时钟线组成，为设备内的所有资源提供时钟。全局时钟线也可用于控制信号，例如清除、预设或输出启用。
特色
（图片：引出线）
