描述
CoolRunner XPLA3（扩展可编程逻辑阵列）系列CPLD适用于低功耗系统，包括便携式、手持式和功率敏感型应用。CoolRunner XPLA3系列的每一个成员都包括结合了低功率和高速的快速零功率（FZP）设计技术。通过这种设计技术，CoolRunner XPLA3系列提供了5.0 ns的真正引脚到引脚速度，同时在待机时提供小于56μW的功率，而无需“涡轮比特”或其他断电方案。通过用纯CMOS门的级联链代替用于实现产品项的传统感测放大器方法（自双极时代以来，PLD中就使用了一种技术），动态功率也大大低于任何其他CPLD。CoolRunner器件是唯一的TotalCMOS PLD，因为它们使用CMOS工艺技术和获得专利的全CMOS FZP设计技术。FZP设计技术将快速非易失性存储单元与超低功耗SRAM影子存储器相结合，提供业界最低功耗的3.3V CPLD系列。
CoolRunner XPLA3系列采用完整的PLA结构，用于功能块内的逻辑分配。PLA提供了最大的灵活性和逻辑密度，具有卓越的引脚锁定能力，同时保持了确定性定时。
Xilinx®WebPACK支持CoolRunner XPLA3 CPLD™ 软件和行业标准CAE工具（Mentor、Cadence/OrCAD、Exemplar Logic、Synopsys、Viewlogic和Synplicity），使用带有ABEL、VHDL和Verilog的HDL编辑器和/或原理图捕获设计条目。设计验证使用工业标准模拟器进行功能和时序模拟。多台个人计算机（PC）、Sun和HP平台支持开发。
CoolRunner XPLA3系列功能还包括行业标准、IEEE 1149.1、JTAG接口，通过该接口可以进行边界扫描测试、系统内编程（ISP）和设备重新编程。CoolRunner XPLA3 CPLD可使用行业标准的设备程序员进行电气重新编程。
特征
•快速零功率（FZP）设计技术提供超低功率和极高速度
-25°C时17至18μA的典型待机电流
•创新CoolRunner™ XPLA3架构结合了高速和极高的灵活性
•基于业界第一个TotalCMOS PLD——CMOS设计和工艺技术
•先进的0.35μ五层金属EEPROM工艺
-保证1000次擦除/编程周期
-保证20年数据保留
•使用JTAG IEEE 1149.1接口的3V系统内可编程（ISP）
-全边界扫描测试（IEEE 1149.1）
-快速编程时间
•支持复杂的异步计时
-每个功能块有16个产品终端时钟和4个本地控制终端时钟
-每个设备四个全局时钟和一个通用控制项时钟
•在设计变更过程中保持出色的销保持力
•可提供商业级和工业级扩展电压（2.7V至3.6V）
•5V耐受I/O引脚
•输入寄存器设置时间为2.5 ns
•单程逻辑可扩展至48个产品术语
•5.0 ns的高速针对针延迟
•每个输出的回转率控制
•100%可路由
•安全位防止未经授权的访问
•支持热插拔功能
•使用Xilinx或行业标准CAE工具进行设计输入/验证
•创新的控制期限结构提供：
-异步宏小区计时
-异步宏单元寄存器预设/重置
-每个宏小区的时钟启用控制
•每个功能块有四个输出启用控件
•用于合成优化的折叠NAND
•通用三态，便于“钉床”测试
•可用于芯片级BGA、Fineline BGA和QFP封装。大多数包装类型均不含铅。
特色
- 低功耗3.3V 256宏单元CPLD
- 7.0 ns管脚到管脚逻辑延迟
- 系统频率高达154 MHz
- 256个宏小区，6000个可用门
- 可提供小型封装
- 144引脚TQFP（120个用户I/O引脚）
- 208引脚PQFP（164用户I/O）
- 256球FBGA（164用户I/O）
- 280球CS BGA（164用户I/O）
- 针对3.3V系统进行了优化
- 超低功率运行
- 25°C时18μA的典型待机电流
- 带3.3V核心电源的5V耐受I/O引脚
- 先进的0.35微米五层金属EEPROM工艺
- 快速零功率™ （FZP）CMOS设计技术
- 3.3V PCI电气规格兼容输出（任何输入或I/O上无内部箝位二极管）
- 高级系统功能
- 系统内编程
- 输入寄存器
- 可预测时间模型
- 每个功能块最多可提供23个时钟
- 在设计更改过程中保持出色的销保持力
- 完整IEEE标准1149.1边界扫描（JTAG）
- 四个全球时钟
- 每个功能块八个产品术语控制术语
- 快速ISP编程时间
- 用于额外I/O的端口启用引脚
- 工业级电压范围内的2.7V至3.6V电源电压
- 每个输出的可编程转换速率控制
- 安全位防止未经授权的访问
- 请参阅CoolRunner™ 用于架构描述的XPLA3系列数据表（DS012）
