CPLD ispMACH？4000ZE系列32宏单元172MHz 1.8V 64引脚CSBGA
CPLD-复杂可编程逻辑器件32MC 32 I/O LOW PWR 1.8V 7.5ns
特色
特征
■ 高性能
•fMAX=260MHz最大工作频率
•tPD=4.4ns传播延迟
•多达四个具有可编程时钟极性控制的全局时钟引脚
•每个输出最多80 PT
■ 易于设计
•灵活的CPLD宏单元，具有单独的时钟、复位、预设和时钟启用控制
•多达四个全球OE控制
•每个I/O引脚的单独本地OE控制
•出色的首次FitTM和重新装配
•用于快速计数器、状态机和地址解码器的宽输入门控（36个输入逻辑块）
■ 超低功耗
•待机电流通常低至10µA
•1.8V铁芯；低动态功率
•工作电压低至1.6V VCC
•电源敏感型消费者应用的卓越解决方案
•每引脚上拉、下拉或总线保持器控制*
•具有多个启用信号的Power Guard*
■ 广泛的设备产品
•32至256个宏蜂窝
•多温度范围支持
–商用：0至90°C结（Tj）
–工业：-40至105°C结（Tj）
•节省空间的ucBGA和csBGA封装*
■ 易于系统集成
•使用3.3V、2.5V、1.8V或1.5V LVCMOS I/O操作
•LVCMOS 3.3、LVTTL和PCI接口的5V耐受I/O
•热插拔支架
•开漏输出选项
•可编程输出转换速率
•3.3V PCI兼容
•具有快速设置路径的I/O引脚
•输入滞后*
•1.8V核心电源
•IEEE 1149.1边界扫描可测试
•符合IEEE 1532 ISC
•1.8V系统内可编程（ISP™) 使用边界扫描测试访问端口（TAP）
•无铅包装选项（仅限）
•片上用户振荡器和定时器*
■ 高性能
•fMAX=260MHz最大工作频率
•tPD=4.4ns传播延迟
•多达四个具有可编程时钟极性控制的全局时钟引脚
•每个输出最多80 PT
■ 易于设计
•灵活的CPLD宏单元，具有单独的时钟、复位、预设和时钟启用控制
•多达四个全球OE控制
•每个I/O引脚的单独本地OE控制
•出色的首次FitTM和重新装配
•用于快速计数器、状态机和地址解码器的宽输入门控（36个输入逻辑块）
■ 超低功耗
•待机电流通常低至10µA
•1.8V铁芯；低动态功率
•工作电压低至1.6V VCC
•电源敏感型消费者应用的卓越解决方案
•每引脚上拉、下拉或总线保持器控制*
•具有多个启用信号的Power Guard*
■ 广泛的设备产品
•32至256个宏蜂窝
•多温度范围支持
–商用：0至90°C结（Tj）
–工业：-40至105°C结（Tj）
•节省空间的ucBGA和csBGA封装*
■ 易于系统集成
•使用3.3V、2.5V、1.8V或1.5V LVCMOS I/O操作
•LVCMOS 3.3、LVTTL和PCI接口的5V耐受I/O
•热插拔支架
•开漏输出选项
•可编程输出转换速率
•3.3V PCI兼容
•具有快速设置路径的I/O引脚
•输入滞后*
•1.8V核心电源
•IEEE 1149.1边界扫描可测试
•符合IEEE 1532 ISC
•1.8V系统内可编程（ISP™) 使用边界扫描测试访问端口（TAP）
•无铅包装选项（仅限）
•片上用户振荡器和定时器*
