特征
■ 基于第二代MAX®架构的高性能、基于EEPROM的可编程逻辑器件（PLD）
■ 通过内置IEEE标准1149.1联合测试行动组（JTAG）接口实现5.0 V系统内可编程性（ISP），可用于MAX 7000S设备
–ISP电路与IEEE标准1532兼容
■ 包括5.0-V MAX 7000设备和基于5.0-V ISP的MAX 7000S设备
■ MAX7000S器件中内置JTAG边界扫描测试（BST）电路，具有128个或更多宏单元
■ 完整的EPLD系列，逻辑密度从600到5000可用门（见表1和表2）
■ 5-ns管脚到管脚逻辑延迟，计数器频率高达175.4MHz（包括互连）
■ PCI兼容设备可用
更多功能
■ MAX 7000S设备中的开漏输出选项
■ 具有单独清除、预设、时钟和时钟启用控制的可编程宏单元触发器
■ 可编程节能模式，每个宏小区的能耗降低50%以上
■ 可配置的扩展器产品术语分布，允许每个宏单元最多32个产品术语
■ 44至208个引脚可用于塑料J形引线芯片载体（PLCC）、陶瓷引脚栅格阵列（PGA）、塑料四边形扁平封装（PQFP）、电源四边形扁平包装（RQFP）和1.0毫米薄四边形扁平包（TQFP）封装
■ 用于保护专有设计的可编程安全位
■ 3.3V或5.0V操作
–MultiVoltTM I/O接口操作，允许设备与3.3V或5.0V设备接口（44引脚封装中不提供MultiVolt I/O操作）
–引脚与低压MAX 7000A和MAX 7000B设备兼容
■ MAX 7000E和MAX 7000S设备中提供的增强功能–六引脚或逻辑驱动输出启用信号
–两个具有可选反转的全局时钟信号–增强了互连资源，提高了可布线性
–从I/O引脚到宏单元寄存器的专用路径提供快速输入设置时间–可编程输出转换速率控制
■ Altera的开发系统为基于Windows的PC和Sun SPARCstation以及HP 9000系列700/800工作站提供软件设计支持和自动放置和路由
■ EDIF 2 0 0和3 0 0网表文件、参数化模块库（LPM）、Verilog HDL、VHDL以及制造商（如Cadence、Exemplar Logic、Mentor Graphics、OrCAD、Synopsys和VeriBest）流行EDA工具的其他接口提供了额外的设计输入和模拟支持
■ 编程支持–Altera的主编程单元（MPU）和第三方制造商的编程硬件为所有MAX 7000设备编程
–BitBlasterTM串行下载电缆、ByteBlasterMVTM并行端口下载电缆和MasterBlaster TM串行/通用串行总线（USB）下载电缆程序MAX 7000S设备
特色
■ 通过内置IEEE标准1149.1联合测试行动组（JTAG）接口实现5.0 V系统内可编程性（ISP），可用于MAX 7000S设备
–ISP电路与IEEE标准1532兼容
■ 包括5.0-V MAX 7000设备和基于5.0-V ISP的MAX 7000S设备
■ MAX7000S器件中内置JTAG边界扫描测试（BST）电路，具有128个或更多宏单元
（图片：引出线）
