TMS320C6655CZHA

C665xa是基于TI KeyStone多架构的高性能固定和浮点DSP。该设备采用了新型的C66x DSP内核，内核速度最高可达1.25 GHz。对于广泛应用的开发人员来说，这两款C665x DSP都支持节能且易于使用的应用程序。此外，C665x DSP与现有的C6000系列固定和浮点DSP完全向后兼容。

TI的KeyStone架构提供了一个集成各种子系统（C66x内核、内存子系统、外围设备和加速器）的可编程平台，并使用多种创新组件和技术最大化设备内和设备间通信，使各种DSP资源高效、无缝地运行。该体系结构的核心是多核导航器等关键组件，它允许在各种设备组件之间进行有效的数据管理。TeraNet是一种非阻塞交换结构，可实现快速、无内容的内部数据移动。多核共享内存控制器允许直接访问共享内存和外部内存，而无需使用交换机结构容量。

对于定点使用，C66x内核具有4倍于C64x+内核的乘法累加（MAC）能力。此外，C66x内核集成了浮点功能，每核原始计算性能是业界领先的每核40 GMACS和每核20 GFLOPS（工作频率1.25 GHz）。C66x内核每周期可执行8次单精度浮点MAC操作，并可执行双精度和混合精度操作，符合IEEE 754标准。C66x内核包含90条新指令（与C64x+内核相比），用于面向浮点和矢量数学的处理。这些增强在信号处理、数学和图像采集功能中使用的流行DSP内核中产生了可调整的性能改进。C66x内核与TI上一代C6000固定和浮点DSP内核向后兼容，确保了软件的可移植性，缩短了应用程序迁移到更快硬件的软件开发周期。

C665x DSP集成了大量片上存储器。除了32KB的L1程序和数据缓存外，1024KB的专用内存可以配置为映射RAM或缓存。该设备还集成了1024KB多核共享内存，可以用作共享的L2 SRAM和/或共享的L3 SRAM。所有L2存储器都包含错误检测和错误校正。为了快速访问外部存储器，该设备包括以1333MHz的速率运行的32位DDR-3外部存储器接口（EMIF），并具有ECC DRAM支持。

该系列支持许多高速标准接口，包括RapidIO ver 2、PCI Express Gen2和千兆以太网。该系列DSP还包括I2C、UART、多通道缓冲串行端口（McBSP）、通用并行端口（uPP）和16位异步EMIF，以及通用CMOS IO。为了实现设备之间或与FPGA之间的高吞吐量、低延迟通信，包括一个名为HyperLink的40 Gbaud全双工接口。

C665xdevices有一套完整的开发工具，其中包括：增强的C编译器、简化编程和调度的汇编优化器，以及用于查看源代码执行的Windows调试器界面。

TI的KeyStone多核体系结构提供了一种高性能结构，用于将RISC和DSP内核与专用协处理器和I/O集成。KeyStone架构是第一个为所有处理核心、外围设备、协处理器和I/O提供非阻塞访问的内部带宽。这种内部带宽由四个主要硬件元素实现：多核导航器、TeraNet、多核共享内存控制器和HyperLink。

多核导航器是一种创新的基于数据包的管理器，它控制8192个队列。当任务分配到队列时，多核导航提供硬件加速调度，将任务引导到适当的可用硬件。基于分组的片上系统（SoC）使用TeraNet交换中心资源的两个Tbps容量来移动分组。MulticoreShared Memory Controller允许处理核心直接访问共享内存，而无需利用TeraNet的容量，因此数据包的移动不会被内存访问阻止。

HyperLink提供40 Gbaud芯片级互连，使SoC能够协同工作。HyperLink的低协议开销和高吞吐量为芯片间互连提供了理想的接口。HyperLink与Multicore Navigator一起工作，可以透明地将任务分派到多个设备，并像在本地资源上运行一样执行任务。

特色