特征
■ 基于第二代MAX®架构的高性能、基于EEPROM的可编程逻辑器件（PLD）
■ 通过内置IEEE标准1149.1联合测试行动组（JTAG）接口实现5.0 V系统内可编程性（ISP），可用于MAX 7000S设备
–ISP电路与IEEE标准1532兼容
■ 包括5.0-V MAX 7000设备和基于5.0-V ISP的MAX 7000S设备
■ MAX 7000S设备中内置JTAG边界扫描测试（BST）电路，具有128个或更多宏小区
■ 完整的EPLD系列，逻辑密度从600到5000可用门（见表1和表2）
■ 5-ns管脚到管脚逻辑延迟，计数器频率高达175.4MHz（包括互连）
■ PCI兼容设备可用
■ MAX 7000S设备中的开漏输出选项
■ 具有单独清除、预设、时钟和时钟启用控制的可编程宏单元触发器
■ 可编程节能模式，每个宏小区的能耗降低50%以上
■ 可配置的扩展器产品术语分布，允许每个宏单元最多32个产品术语
■ 44至208个引脚可用于塑料J形引线芯片载体（PLCC）、陶瓷引脚栅格阵列（PGA）、塑料四边形扁平封装（PQFP）、电源四边形扁平包装（RQFP）和1.0毫米薄四边形扁平包（TQFP）封装
■ 用于保护专有设计的可编程安全位
■ 3.3V或5.0V操作
–MultiVolt TM I/O接口操作，允许设备与3.3V或5.0V设备接口（MultiVolt I/O操作
44针封装中不可用）
–引脚与低压MAX 7000A和MAX 7000B设备兼容
■ MAX 7000E和MAX 7000S设备中提供的增强功能
–六针或逻辑驱动输出启用信号
–两个具有可选反转的全局时钟信号
–增强互连资源以提高可路由性
–从I/O引脚到宏单元寄存器的专用路径提供了快速的输入设置时间
–可编程输出转换速率控制
■ Altera开发系统为基于Windows的PC和
■ EDIF 2 0 0和3 0 0网表文件、参数化模块库（LPM）、Verilog HDL、VHDL以及制造商（如Cadence、Exemplar Logic、Mentor Graphics、OrCAD、Synopsys和VeriBest）流行EDA工具的其他接口提供了额外的设计输入和模拟支持
■ 编程支持
–Altera的主编程单元（MPU）和第三方制造商的编程硬件为所有MAX 7000设备编程
–BitBlasterTM串行下载电缆、ByteBlasterMVTM并行端口下载电缆和MasterBlaster TM串行/通用串行总线（USB）下载电缆程序MAX 7000S设备
描述
MAX 7000系列高密度、高性能PLD基于Altera的第二代MAX架构。基于EEPROM的MAX 7000系列采用先进的CMOS技术制造，可提供600至5000个可用门、ISP、快至5 ns的管脚到管脚延迟和高达175.4 MHz的计数器速度。-5、-6、-7和-10速度等级的MAX 7000S设备以及-5、-6、-7、-10P和-12P速度等级的MAX7000和MAX 7000E设备符合PCI特殊要求
组（PCI SIG）PCI本地总线规范，版本2.2。
MAX 7000E设备包括EPM7128E、EPM7160E、EPD7192E和EPM7256E设备，具有几个增强功能：额外的全局时钟、额外的输出启用控制、增强的互连资源、快速输入寄存器和可编程转换速率。
称为MAX 7000S设备的系统内可编程MAX 7000设备包括EPM7032S、EPM7064S、EPM7128S、EPC7160S、EPD7192S和EPM7256S设备。MAX 7000S器件具有MAX 7000E器件的增强功能，以及具有128个或更多宏小区、ISP和开放漏极输出选项的器件中的JTAG BST电路
MAX 7000体系结构包括以下元素：
■ 逻辑阵列块
■ 宏单元
■ 扩展产品术语（可共享和并行）
■ 可编程互连阵列
■ I/O控制块
特色
■ 通过内置IEEE标准1149.1联合测试行动组（JTAG）接口实现5.0 V系统内可编程性（ISP），可用于MAX 7000S设备
–ISP电路与IEEE标准1532兼容
■ 包括5.0-V MAX 7000设备和基于5.0-V ISP的MAX 7000S设备
■ MAX7000S器件中内置JTAG边界扫描测试（BST）电路，具有128个或更多宏单元
（图片：引出线）
