一般说明
MAX 9000系列系统内可编程、高密度、高性能EPLD基于Altera的第三代MAX架构。基于EEPROM的MAX 9000系列采用先进的CMOS技术制造，可提供6000至12000个可用门，引脚到引脚延迟快至10ns，计数器速度高达144MHz。MAX 9000系列的-10速度等级符合PCI本地总线规范2.2版。表3显示了MAX 9000设备可用的速度等级。
特征
■ 基于第三代多阵列矩阵（MAX®）架构的高性能CMOS EEPROM可编程逻辑器件（PLD）
■ 通过内置IEEE标准1149.1联合测试行动组（JTAG）接口实现5.0-V系统内可编程性（ISP）
■ 符合IEEE标准1149.1-1990的内置JTAG边界扫描测试（BST）电路
■ 高密度可擦除可编程逻辑器件（EPLD）系列，可用门数从6000到12000（见表1）
■ 10 ns管脚到管脚逻辑延迟，计数器频率高达144 MHz
■ 完全符合外围组件互连特殊利益集团（PCI SIG）PCI本地总线规范2.2版
■ 用于独立使用组合逻辑和注册逻辑的双输出宏单元
■ FastTrack®互连可实现快速、可预测的互连延迟
■ 输入/输出寄存器，在所有I/O引脚上具有清除和时钟启用功能
■ 可编程输出转换速率控制，降低开关噪声
■ 多电压™ I/O接口操作，允许设备与3.3-V和5.0-V设备接口
■ 可配置的扩展器产品术语分布，允许每个宏单元最多32个产品术语
■ 可编程节能模式，每个宏小区的功耗降低50%以上
■ 具有单独清除、预设、时钟和时钟启用控制的可编程宏单元触发器
■ 用于保护专有设计的可编程安全位
■ Altera的MAX+PLUS®II开发系统在基于Windows的PC以及Sun SPARCstation、HP 9000 Series 700/800和IBM RISC system/6000工作站上提供软件设计支持和自动放置和路由
■ EDIF 2 0 0和3 0 0网表文件、参数化模块库（LPM）、Verilog HDL、VHDL以及制造商提供的流行EDA工具（如Cadence、Exemplar Logic、Mentor Graphics、OrCAD、Synopsys、Synplicity和VeriBest）的其他接口提供了额外的设计输入和模拟支持
■ 使用Altera的主编程单元（MPU）、BitBlasterTM串行下载电缆、ByteBlasterT并行端口下载电缆和ByteBlasterMVTM并行端口下载线缆以及第三方制造商的编程硬件提供编程支持
■ 提供84至356引脚的多种封装选项（见表2
特色
设备（PLD）系列（见表1）
–2500至16000个可用闸门
–282至1500个寄存器
■ 系统级功能
–通过外部配置实现电路内可重新配置（ICR）
设备或智能控制器
–完全符合外围组件互连
特殊兴趣组（PCI SIG）PCI本地总线规范，
5.0-V操作版本2.2
–内置联合测试行动小组（JTAG）边界扫描测试（BST）
所选设备上符合IEEE标准1149.1-1990的电路
–MultiVoltTM I/O接口使设备核心能够在5.0 V下运行，
而I/O引脚与5.0-V和3.3-V逻辑电平兼容
–低功耗（典型规格为0.5 mA或更低
待机模式）
■ 柔性互连
–FastTrack®互连连续布线结构，
可预测互连延迟
–实现算术功能的专用进位链，例如
作为快速加法器、计数器和比较器（由
软件工具和大功能）
–专用级联链，实现高速、高扇入
逻辑功能（由软件工具和
大功能）
–实现内部三态网络的三态仿真
■ 强大的I/O引脚
■ 可编程输出转换速率控制降低开关噪声
