TMS320DM8127SCYE0达芬奇数字媒体处理器是高度集成的可编程平台，可利用该技术满足以下应用程序的处理需求：IP网络摄像头工业自动化网络摄像头立体摄像头视频监控高清视频会议车黑匣子家庭音频和视频设备
该设备使原始设备制造商（OEM）和原始设计制造商（ODM）能够通过充分集成的混合处理器解决方案的最大灵活性，快速将具有强大操作系统支持、丰富用户界面和高处理性能的设备推向市场。该设备还将可编程视频和音频处理与高度集成的外围设备相结合。
可编程性由具有霓虹扩展的ARM Cortex-A8 RISC CPU、TI C674x VLIW浮点DSP内核以及高清视频和图像处理器提供。ARM允许开发人员将控制功能与DSP和协处理器上编程的A/Val算法分开，从而降低系统软件的复杂性。带有Neonfloating点扩展的ARM Cortex-A8 32位RISC内核包括：32KB的指令缓存；32KB数据缓存；256KB的二级缓存；48KB的引导ROM；以及64KB的RAM。
丰富的外围设备集提供了控制外部外围设备和与外部处理器通信的能力。有关每个外围设备的详细信息，请参阅本文档中的相关章节和相关外围设备参考指南。外围设备包括：高清视频处理子系统双端口千兆以太网MAC（10/100/1000 Mbps）[以太网交换机]，带有MII/RMI/GMII/RGMII和MDIO接口，和工业以太网协议两个USB端口，带有集成的2.0 PHY PCIex1 GEN2兼容接口两个10串行器McASP音频串行端口（带DIT模式）四个四串行器McASP音频串行端口并行摄像头接口（CAM）多达128个通用I/O（GPIO）八个32位通用定时器系统看门狗定时器双DDR2和DDR3 SDRAM接口灵活的8位或16位异步内存接口两个控制器局域网（DCAN）模块PinLockMailbox
TMS320DM8127SCYE0 DaVinci数字媒体处理器还包括高清视频和图像协处理器2（HDVICP2），以从DSP核心卸载许多视频和图像处理任务，使更多的DSP MIPS可用于常见的视频和图像算法。此外，TMS320DM8127SCYE0 DaVinciDigital Media处理器还为ARM和DSP提供了一整套开发工具，包括C编译器、简化编程和调度的DSP汇编优化器，以及用于查看源代码执行的Microsoft Windows调试器接口。
C674x DSP核心是TMS320C6000 DSP平台中的高性能浮点DSP代，与上一代C64x定点和C67x浮点DSP代代码兼容。C674x浮点DSP处理器使用32KB的L1程序存储器和EDC以及32KB的L2数据存储器。最多32KB的L1P可以配置为程序缓存。剩余内存是不可缓存的无等待状态程序内存。最多可将32KB的L1D配置为数据缓存。剩余内存为不可缓存无等待状态数据内存。DSP具有256KB的带ECC的二级RAM，可以定义为SRAM、二级缓存或两者的组合。所有C674x L3和芯片外
特色
- 高性能达芬奇视频处理器
- 高达1GHz ARM Cortex-A8 RISC内核
- 高达750 MHz C674x VLIW DSP
- 最高6000 MIPS和4500 MFLOPS
- 完全软件兼容C67x+、C64x+
- ARM Cortex-A8内核
- ARMv7体系结构
- 有序、双问题、超标量处理器内核
- 霓虹灯多媒体架构
- 支持整数和浮点
- Jazelle RCT执行环境
- ARMv7体系结构
- ARM Cortex-A8内存架构
- 32KB的指令和数据缓存
- 256KB的二级缓存
- 64KB RAM，48KB引导ROM
- TMS320C674x浮点VLIW DSP
- 64个通用寄存器（32位）
- 六个ALU（32-/40位）功能单元
- 支持32位整数、SP（IEEE单精度/32位）和DP（IEEE双精度/64位）浮点
- 每时钟最多支持四个SP加法运算，每两个时钟最多支持4个DP加法运算
- 每个周期最多支持两个浮点（SP或DP）近似倒数或平方根运算
- 两个乘法功能单元
- 混合精度IEEE浮点乘法最多支持：
- 2 SP x SP→ 每时钟SP
- 2 SP x SP→ DP每两个时钟
- 2个SP x DP→ DP每三个时钟
- 2个DP x DP→ DP每四个时钟
- 定点乘法支持两个32 x 32乘法、四个16 x 16位乘法（包括复数乘法）或每个时钟周期八个8 x 8位乘法
- 混合精度IEEE浮点乘法最多支持：
- 128KB片上存储器控制器（OCMC）RAM
- 成像子系统（ISS）
- 摄像头传感器连接
- Raw（最多16位）和BT.656或BT.1120（8位和16位）的并行连接
- CSI2串行连接
- 图像传感器接口（ISIF），用于处理来自相机传感器的图像和视频数据
- 用于摄像机传感器、ISIF、IPIPE和DRAM之间的图像和视频数据连接的图像管道接口（IPIPEIF）
- 用于实时图像和视频处理的图像管道（IPIPE）
- 调整大小器
- 将图像和视频大小从1/16倍调整为8倍
- 同时生成两个不同的调整大小输出
- 硬件3A引擎（H3A），用于生成3A（AE、AWB和AF）控制的密钥统计信息
- 摄像头传感器连接
- 面部检测引擎（FD）
- OPP100上最多35张人脸的硬件人脸检测
- 可编程高清视频图像协处理（HDVICP v2）引擎
- 编码、解码、转码操作
- H.264、MPEG-2、VC-1、MPEG-4、SP/ASP、JPEG/MJPEG
- 媒体控制器
- 控制HDVPSS和ISS
- 持久性
- ARM和DSP指令/数据–Little Endian
- 高清视频处理子系统（HDVPSS）
- 一个165 MHz高清视频捕获输入
- 一个16位或24位输入，可分为两个8位SD捕获端口
- 两个165 MHz高清视频显示输出
- 一个16、24或30位输出和一个16或24位输出
- 复合或S-Video模拟输出
- 提供Macrovision支持
- 带集成PHY的数字HDMI 1.3发射机
- 高级视频处理功能，如扫描、格式、速率转换
- 三个图形层和合成器
- 一个165 MHz高清视频捕获输入
- 双32位DDR2/DDR3 SDRAM接口
- 最高支持DDR2-800和DDR3-1066
- 最多8 x 8个设备，总地址空间为2GB
- 动态内存管理器（DMM）
- 可编程多区存储器映射和交织
- 实现高效的2D块访问
- 支持0°、90°、180°或270°方向的平铺对象和镜像
- 优化交错访问
- 通用内存控制器（GPMC）
- 8位或16位多路复用地址和数据总线
- 512MB的地址空间被划分为最多8个芯片选择
- NOR闪存、NAND闪存（BCH/Hamming错误码检测）、SRAM和伪SRAM的无胶接口
- GPMC外部的错误定位模块（ELM）为NAND提供最多16位或512字节的硬件ECC
- FPGA、CPLD、ASIC等接口的灵活异步协议控制
- 增强型直接存储器存取（EDMA）控制器
- 四个传输控制器
- 64个独立DMA信道和8个独立QDMA信道
- 双端口以太网（10/100/1000 Mbps），带可选交换机
- 符合IEEE 802.3（仅限3.3-V I/O）
- MII/RMII/GMII/RGMII媒体独立接口
- 管理数据I/O（MDIO）模块
- 重置隔离
- IEEE 1588时间戳、AVB和工业以太网协议
- 带集成PHY的双USB 2.0端口
- USB2.0高速和全速客户端
- USB2.0高速、全速和低速主机或OTG
- 支持端点0–15
- 一个带有集成PHY的PCI Express 2.0端口
- 5.0 GT/s的单通道单端口
- 可配置为根复合体或端点
- 八个32位通用定时器（定时器1–8）
- 一个系统看门狗定时器（WDT0）
- 六个可配置UART/IrDA/CIR模块
- 带调制解调器控制信号的UART0
- 最高支持3.6864 Mbps UART0/1/2
- 最高支持12 Mbps UART3/4/5
- SIR、MIR、FIR（4.0 MBAUD）和CIR
- 四个串行外围接口（SPI）（最多
48兆赫）- 每个具有四个芯片选择
- 三个MMC/SD/SDIO串行接口（最多
48兆赫）- 三种支持最多1位、4位或8位模式
- 四个集成电路间（I2C总线）端口
- 六个多通道音频串行端口（McASP）
- 双十串行器发送和接收端口
- 四个串行化器发送和接收端口
- 支持DIT的S/PDIF（所有端口）
- 多通道缓冲串行端口（McBSP）
- 发送和接收时钟高达48 MHz
- 两个时钟区和两个串行数据引脚
- 支持TDM、I2S和类似格式
- 实时时钟（RTC）
- 一次性或周期性中断生成
- 最多128个通用I/O（GPIO）引脚
- 一个自旋锁模块，最多128个硬件信号
- 一个带有12个邮箱的邮箱模块
- 片上ARM ROM引导加载程序（RBL）
- 电源、重置和时钟管理
- 多个独立核心功率域
- 多个独立的核心电压域
- 每个VoltageDomain支持三个操作点（OPP100、OPP120、OPP166）
- 子系统和外围设备的时钟启用和禁用控制
- 32KB的嵌入式跟踪缓冲区（ETB）和
用于调试的5针跟踪接口 - IEEE 1149.1（JTAG）兼容
- 684引脚无铅BGA封装（CYE后缀），0.8-mm球距，采用ViaChannel技术降低PCB成本
- 45纳米CMOS技术
