德州仪器数字信号处理器是微处理器，其架构针对数字信号处理的操作需求进行了优化。
特色
- 低价格/高性能浮点数字信号处理器（DSP）：
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TMS320C6712D型
- 八个32位指令/周期
- 150 MHz时钟速率
- 6.7-ns指令周期时间
- 900 MFLOPS
- 高级超长指令字（VLIW）C67x DSP内核
- 八个高度独立的功能单元：
- 四个ALU（浮点和定点）
- 两个ALU（定点）
- 两个乘法器（浮点和定点）
- 具有32位通用寄存器的加载存储体系结构
- 指令打包减少代码大小
- 所有有条件的指令
- 八个高度独立的功能单元：
- 指令集功能
- IEEE单精度和双精度指令的硬件支持
- 可寻址字节（8位、16位、32位数据）
- 8位溢出保护
- 饱和
- 位字段提取，设置，清除
- 位计数
- 规范化
- L1/L2存储器体系结构
- 32K位（4K字节）L1P程序缓存（直接映射）
- 32K位（4K字节）L1D数据缓存（双向集合关联）
- 512K位（64K字节）二级统一映射RAM/缓存（灵活的数据/程序分配）
- 设备配置
- 引导模式：8位和16位ROM引导
- 小恩迪亚，大恩迪亚
- 增强型直接存储器存取（EDMA）控制器（16个独立信道）
- 16位外部存储器接口（EMIF）
- 异步存储器的无胶接口：SRAM和EPROM
- 同步存储器的无胶接口：SDRAM和SBSRAM
- 256M字节的总可寻址外部内存空间
- 两个多通道缓冲串行端口（McBSP）
- T1/E1、MVIP、SCSA框架的直接接口
- ST总线交换兼容
- 每个通道最多256个
- AC97兼容
- 串行外围接口（SPI）兼容（摩托罗拉）
- 两个32位通用定时器
- 基于PLL的灵活软件配置时钟发生器模块
- 具有5个引脚的专用通用输入/输出（GPIO）模块
- IEEE-1149.1（JTAG）边界扫描兼容
- 272引脚球栅阵列（BGA）封装（GDP和ZDP后缀）
- CMOS技术
- 0.13-μm/6级铜金属工艺
- 3.3-V I/O，1.20-V内部
