CPLD ispMACH？4000V系列512宏单元168MHz 3.3V 256针FTBGA托盘
特色
概述
ispMACH 4000设备由多个36输入、16个宏单元通用逻辑块（GLB）组成，通过全局路由池（GRP）互连。输出路由池（ORP）将GLB连接到包含多个I/O单元的I/O块（IOB）。该体系结构如图1所示。
特征
■ 高性能
•fMAX=400MHz最大工作频率
•tPD=2.5ns传播延迟
•多达四个具有可编程时钟极性控制的全局时钟引脚
•每个输出最多80 PT
■ 易于设计
•具有单独时钟、重置、预设和时钟启用控制的增强宏蜂窝
•多达四个全球OE控制
•每个I/O引脚的单独本地OE控制
•出色的首次FitTM和重新装配
•快速路径、SpeedLockingTM路径和宽PT路径
•用于快速计数器、状态机和地址解码器的宽输入门控（36个输入逻辑块）
■ 零功率（ispMACH 4000Z）和低功率（ispMACH 4000V/B/C）
•典型静态电流10µA（4032Z）
•典型静态电流1.3mA（4000C）
•1.8V核心低动态功率
•ispMACH 4000Z工作电压低至1.6V VCC
■ 广泛的设备产品
•多温度范围支持
–商用：0至90°C结（Tj）
–工业：-40至105°C结（Tj）
–延伸：-40至130°C结（Tj）
•对于符合AEC-Q100的设备，请参阅LA ispMACH 4000V/Z汽车数据表
■ 易于系统集成
•电源敏感型消费者应用的卓越解决方案
•使用3.3V、2.5V或1.8V LVCMOS I/O操作
•使用3.3V（4000V）、2.5V（4000B）或1.8V（4000C/Z）电源运行
•LVCMOS 3.3、LVTTL和PCI接口的5V耐受I/O
•热套接
•开放式排水能力
•输入上拉、下拉或总线保持器
•可编程输出转换速率
•3.3V PCI兼容
•IEEE 1149.1边界扫描可测试
•3.3V/2.5V/1.8V系统内可编程（ISP™) 使用符合IEEE 1532的接口
•具有快速设置路径的I/O引脚
•无铅包装选项
ispMACH 4000设备由多个36输入、16个宏单元通用逻辑块（GLB）组成，通过全局路由池（GRP）互连。输出路由池（ORP）将GLB连接到包含多个I/O单元的I/O块（IOB）。该体系结构如图1所示。
特征
■ 高性能
•fMAX=400MHz最大工作频率
•tPD=2.5ns传播延迟
•多达四个具有可编程时钟极性控制的全局时钟引脚
•每个输出最多80 PT
■ 易于设计
•具有单独时钟、重置、预设和时钟启用控制的增强宏蜂窝
•多达四个全球OE控制
•每个I/O引脚的单独本地OE控制
•出色的首次FitTM和重新装配
•快速路径、SpeedLockingTM路径和宽PT路径
•用于快速计数器、状态机和地址解码器的宽输入门控（36个输入逻辑块）
■ 零功率（ispMACH 4000Z）和低功率（ispMACH 4000V/B/C）
•典型静态电流10µA（4032Z）
•典型静态电流1.3mA（4000C）
•1.8V核心低动态功率
•ispMACH 4000Z工作电压低至1.6V VCC
■ 广泛的设备产品
•多温度范围支持
–商用：0至90°C结（Tj）
–工业：-40至105°C结（Tj）
–延伸：-40至130°C结（Tj）
•对于符合AEC-Q100的设备，请参阅LA ispMACH 4000V/Z汽车数据表
■ 易于系统集成
•电源敏感型消费者应用的卓越解决方案
•使用3.3V、2.5V或1.8V LVCMOS I/O操作
•使用3.3V（4000V）、2.5V（4000B）或1.8V（4000C/Z）电源运行
•LVCMOS 3.3、LVTTL和PCI接口的5V耐受I/O
•热套接
•开放式排水能力
•输入上拉、下拉或总线保持器
•可编程输出转换速率
•3.3V PCI兼容
•IEEE 1149.1边界扫描可测试
•3.3V/2.5V/1.8V系统内可编程（ISP™) 使用符合IEEE 1532的接口
•具有快速设置路径的I/O引脚
•无铅包装选项
