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ispMACH 5000VG代表了莱迪思SuperWIDE CPLD架构的第三代。通过其宽的68个输入块，与输入较少的架构相比，这些设备为典型设计提供了显著提高的速度性能。

ispMACH 5000VG利用了SuperWIDE架构的独特优势，并通过使用创新的产品术语架构和两层分层路由架构的组合，将其扩展到更高的密度（称为SuperBIG）。此外，还添加了sysCLOCK和sysIO功能，以最大化系统级性能和集成。

ispMACH 5000VG设备由多个SuperWIDE 68输入、32个宏小区通用逻辑块（GLB）组成，通过分层路由系统互连。图1显示了ispMACH 5000VG的功能框图。由四个GLB组成的组（称为段）通过段路由池（SRP）互连。段通过全局路由池（GRP）互连。GLB和路由池一起允许设计者在单个设备中创建大型设计，而不影响性能。

每个GLB有68个来自SRP的输入，包含163个产品术语。这些乘积项形成五个乘积项簇的组，它们直接馈送PT共享阵列或宏小区。ispMACH 5000VG允许多达160个产品术语通过产品术语扩展器和PT共享阵列连接到单个宏小区。

宏小区被设计为提供灵活的时钟和控制功能，能够在全局、产品项和块级资源之间进行选择。宏单元的输出被反馈到开关矩阵，如果需要，还反馈到sysIO单元。

ispMACH 5000VG系列中的所有I/O都是sysIO，分为四个组。每个气缸组都有一个单独的I/O电源和参考电压。sysIO单元允许使用当今广泛的新兴接口标准进行操作。在一个库中，输入可以设置为各种标准，前提是所选标准的参考电压要求是兼容的。在一个存储体中，输出可以设置为不同的标准，前提是I/O电源电压和所选标准的参考电压要求是兼容的。与更传统的LVCMOS标准相比，对这一广泛标准的支持使设计人员能够实现更高的板级性能。

ispMACH5000VG设备还包含sysCLOCK锁相环（PLL），为设计者提供了更高的时钟灵活性。PLL可用于合成新的时钟，以便在芯片上或系统内的其他地方使用。它们也可以用于消除时钟的偏移，同样是在芯片和系统级别。可变延迟线能力进一步改善了这一点，并允许设计者延迟或提前时钟，以便调整设置和时钟到输出时间以获得最佳结果。ispMACH 5000VG系列选择指南（表1）详细介绍了ispMACH 5000 VG设备的关键属性和软件包。

特色