TMS320C54x、TMS320LC54x和TMS320VC54x定点数字信号处理器（DSP）系列（以下简称为'54x，除非另有规定）基于具有一条程序存储器总线和三条数据存储器总线的高级改进哈佛架构。这些处理器还提供具有高度并行性的算术逻辑单元（ALU）、专用硬件逻辑、片上存储器和其他片上外围设备。这些DSP系列还提供了高度专业化的指令集，这是这些DSP操作灵活性和速度的基础。
分离的程序和数据空间允许同时访问程序指令和数据，提供了高度的并行性。可以在单个周期中执行两次读取和一次写入操作。具有并行存储和应用程序特定指令的指令可以充分利用这种体系结构。此外，数据可以在数据空间和程序空间之间传输。这种并行性支持一组强大的算术、逻辑和位操作，这些操作都可以在一个机器周期内执行。此外，“C54x”、“LC54x”和“VC54x”版本包括管理中断、重复操作和函数调用的控制机制。
特色
- 具有三个独立的16位数据存储器总线和一个程序存储器总线的高级多总线体系结构
- 40位算术逻辑单元（ALU），包括一个40位桶形移位器和两个独立的40位累加器
- 与40位专用加法器耦合的17×17位并行乘法器，用于非流水线单循环乘法/累加（MAC）操作
- 维特比运算符加法/比较选择的比较、选择和存储单元（CSSU）
- 指数编码器，用于计算单个周期中40位累加器值的指数值
- 具有八个辅助寄存器和两个辅助寄存器算术单元（ARAU）的两个地址发生器
- 具有总线固定器功能的数据总线
- 具有总线保持器功能的地址总线（仅限'548和'549）
- 8M×16位最大可寻址外部程序空间的扩展寻址模式（仅限'548和'549）
- 192K×16位最大可寻址存储空间（64K字程序、64K字数据和64K字I/O）
- 具有一些可配置编程/数据存储器的片上ROM
- 片上双存取RAM
- 单存取片上RAM（'548/'549）
- 程序代码的单指令重复和块重复操作
- 用于更好的程序和数据管理的块内存移动指令
- 具有32位长字操作数的指令
- 具有两个或三个操作数读取的指令
- 具有并行存储和并行加载的算术指令
- 条件存储指令
- 从中断快速返回
- 片上外围设备
- 软件可编程等待状态发生器和可编程存储体开关
- 带内部振荡器或外部时钟源的片上锁相环（PLL）时钟发生器
- 支持8位或16位传输的全双工串行端口（仅限'541、'LC545和'LC546）
- 时分复用（TDM）串行端口（仅限'542、'543、'548和'549）
- 缓冲串行端口（BSP）（仅限'542、'543、'LC545、'LC546、'548和'549）
- 8位并行主机端口接口（HPI）（'542、'LC545、'548和'549）
- 一个16位定时器
- 外部输入/输出（XIO）关闭控制，以禁用外部数据总线、地址总线和控制信号
- 在断电模式下使用IDLE1、IDLE2和IDLE3指令进行功耗控制
- CLKOUT关闭控制以禁用CLKOUT
- 基于片上扫描的仿真逻辑，IEEE标准1149.1（JTAG）边界扫描逻辑
- 5V电源的25 ns单周期定点指令执行时间[40 MIPS]（仅限'C541和'C542）
- 3.3V电源（'LC54x）的20 ns和25 ns单周期定点指令执行时间（50 MIPS和40 MIPS）
- 3.3V电源（'LC540A，'548，'LC549）的15 ns单周期定点指令执行时间（66 MIPS）
- 3.3V电源（'LC548，'LC549）的12.5-ns单周期定点指令执行时间（80 MIPS）
- 3.3V电源（2.5V核心）（'VC549）的10 ns和8.3-ns单周期定点指令执行时间（100和120 MIPS）
