特色
介绍
LatticeECP3™ （EConomy Plus第三代）系列FPGA器件经过优化，可在经济的FPGA结构中提供高性能功能，如增强的DSP架构、高速SERDES和高速源同步接口。这种结合是通过器件架构的进步和65nm技术的使用实现的，使器件适合于高容量、高速、低成本的应用。
LatticeECP3设备系列将查找表（LUT）容量扩展到149K个逻辑元件，并支持多达486个用户I/O。LatticeECP3设备系列还提供多达320个18x18乘法器和广泛的并行I/O标准。
LatticeECP3 FPGA结构经过优化，具有高性能和低成本。LatticeECP3设备利用可重构SRAM逻辑技术，并提供流行的构建块，如基于LUT的逻辑、分布式和嵌入式存储器、锁相环（PLL）、延迟锁定环（DLL）、预设计源同步I/O支持、增强的sysDSP片和高级配置支持，包括加密和双引导功能。LatticeECP3设备系列中实现的预设计源同步逻辑支持广泛的接口标准，包括DDR3、XGMII和7:1 LVDS。
LatticeECP3设备系列还具有具有专用PCS功能的高速SERDES。高抖动容限和低传输抖动允许SERDES加PCS块被配置为支持一系列流行的数据协议，包括PCI Express、SMPTE、以太网（XAUI、GbE和SGMII）和CPRI。传输预加重和接收均衡设置使SERDES适合于通过各种形式的媒体进行传输和接收。
LatticeECP3设备还提供灵活、可靠和安全的配置选项，如双引导功能、位流加密和TransFR字段升级功能。
莱迪思的ispLEVER®设计工具套件允许使用LatticeECP3 FPGA系列高效地实现大型复杂设计。LatticeECP3的合成库支持可用于流行的逻辑合成工具。ispLEVER工具使用合成工具输出及其楼层规划工具的约束，将设计放置在LatticeECP3设备中并进行布线。ispLEVER工具从路由中提取定时，并将其反注释到设计中以进行定时验证。
莱迪思提供许多预先设计的IP（知识产权）ispLeverCORE™ LatticeECP3系列的模块。通过使用这些可配置的软核IP作为标准化块，设计师可以自由地专注于其设计的独特方面，从而提高生产力。
特征
◆ 提高逻辑密度，提高系统集成度
•17K至149K LUT
•133至586个I/O
◆ 嵌入式SERDES
•150 Mbps至3.2 Gbps，用于通用8b10b、10位SERDES和8位SERDES模式
•所有其他协议的数据速率为每信道230 Mbps至3.2 Gbps
•每个设备最多16个通道：PCI Express、SONET/SDH、以太网（1GbE、SGMII、XAUI）、CPRI、SMPTE 3G和串行RapidIO
◆ 系统DSP™
•完全可级联的切片架构
•12至160个切片，实现高性能乘法和累加
•强大的54位ALU操作
•时分复用MAC共享
•舍入和截断
•每个切片支持
–一半36x36，两个18x18或四个9x9乘法器
–高级18x36 MAC和18x18乘法累加（MMAC）操作
◆ 灵活的内存资源
•最高6.85Mbits sysMEM™ 嵌入式块RAM（EBR）
•36K至303K位分布式RAM
◆ sysCLOCK模拟PLL和DLL
•每个设备两个DLL和最多十个PLL
◆ 预设计源同步I/O
•I/O单元中的DDR寄存器
•专用读/写调平功能
•专用传动逻辑
•源同步标准支持
–ADC/DAC，7:1级，XGMII
–高速ADC/DAC设备
•支持DQS的专用DDR/DDR2/DDR3内存
•输出上的可选符号间干扰（ISI）校正
◆ 可编程系统I/O™ 缓冲区支持多种接口
•芯片端接
•输入端的可选均衡滤波器
•LVTTL和LVCMOS 33/25/18/15/12
•不锈钢33/25/18/15 I，II
•HSTL15 I和HSTL18 I、II
•PCI和差分HSTL、SSTL
•LVDS、总线LVDS、LVPECL、RSDS、MLVDS
◆ 灵活的设备配置
•配置I/O专用库
•SPI启动闪存接口
•支持双引导映像
•从SPI
•TransFR™ 用于简单字段更新的I/O
•软错误检测嵌入式宏
◆ 系统级支持
•符合IEEE 1149.1和IEEE 1532
•显示逻辑分析仪
•ORAstra FPGA配置实用程序
•用于初始化和通用的片上振荡器
•1.2V核心电源
LatticeECP3™ （EConomy Plus第三代）系列FPGA器件经过优化，可在经济的FPGA结构中提供高性能功能，如增强的DSP架构、高速SERDES和高速源同步接口。这种结合是通过器件架构的进步和65nm技术的使用实现的，使器件适合于高容量、高速、低成本的应用。
LatticeECP3设备系列将查找表（LUT）容量扩展到149K个逻辑元件，并支持多达486个用户I/O。LatticeECP3设备系列还提供多达320个18x18乘法器和广泛的并行I/O标准。
LatticeECP3 FPGA结构经过优化，具有高性能和低成本。LatticeECP3设备利用可重构SRAM逻辑技术，并提供流行的构建块，如基于LUT的逻辑、分布式和嵌入式存储器、锁相环（PLL）、延迟锁定环（DLL）、预设计源同步I/O支持、增强的sysDSP片和高级配置支持，包括加密和双引导功能。LatticeECP3设备系列中实现的预设计源同步逻辑支持广泛的接口标准，包括DDR3、XGMII和7:1 LVDS。
LatticeECP3设备系列还具有具有专用PCS功能的高速SERDES。高抖动容限和低传输抖动允许SERDES加PCS块被配置为支持一系列流行的数据协议，包括PCI Express、SMPTE、以太网（XAUI、GbE和SGMII）和CPRI。传输预加重和接收均衡设置使SERDES适合于通过各种形式的媒体进行传输和接收。
LatticeECP3设备还提供灵活、可靠和安全的配置选项，如双引导功能、位流加密和TransFR字段升级功能。
莱迪思的ispLEVER®设计工具套件允许使用LatticeECP3 FPGA系列高效地实现大型复杂设计。LatticeECP3的合成库支持可用于流行的逻辑合成工具。ispLEVER工具使用合成工具输出及其楼层规划工具的约束，将设计放置在LatticeECP3设备中并进行布线。ispLEVER工具从路由中提取定时，并将其反注释到设计中以进行定时验证。
莱迪思提供许多预先设计的IP（知识产权）ispLeverCORE™ LatticeECP3系列的模块。通过使用这些可配置的软核IP作为标准化块，设计师可以自由地专注于其设计的独特方面，从而提高生产力。
特征
◆ 提高逻辑密度，提高系统集成度
•17K至149K LUT
•133至586个I/O
◆ 嵌入式SERDES
•150 Mbps至3.2 Gbps，用于通用8b10b、10位SERDES和8位SERDES模式
•所有其他协议的数据速率为每信道230 Mbps至3.2 Gbps
•每个设备最多16个通道：PCI Express、SONET/SDH、以太网（1GbE、SGMII、XAUI）、CPRI、SMPTE 3G和串行RapidIO
◆ 系统DSP™
•完全可级联的切片架构
•12至160个切片，实现高性能乘法和累加
•强大的54位ALU操作
•时分复用MAC共享
•舍入和截断
•每个切片支持
–一半36x36，两个18x18或四个9x9乘法器
–高级18x36 MAC和18x18乘法累加（MMAC）操作
◆ 灵活的内存资源
•最高6.85Mbits sysMEM™ 嵌入式块RAM（EBR）
•36K至303K位分布式RAM
◆ sysCLOCK模拟PLL和DLL
•每个设备两个DLL和最多十个PLL
◆ 预设计源同步I/O
•I/O单元中的DDR寄存器
•专用读/写调平功能
•专用传动逻辑
•源同步标准支持
–ADC/DAC，7:1级，XGMII
–高速ADC/DAC设备
•支持DQS的专用DDR/DDR2/DDR3内存
•输出上的可选符号间干扰（ISI）校正
◆ 可编程系统I/O™ 缓冲区支持多种接口
•芯片端接
•输入端的可选均衡滤波器
•LVTTL和LVCMOS 33/25/18/15/12
•不锈钢33/25/18/15 I，II
•HSTL15 I和HSTL18 I、II
•PCI和差分HSTL、SSTL
•LVDS、总线LVDS、LVPECL、RSDS、MLVDS
◆ 灵活的设备配置
•配置I/O专用库
•SPI启动闪存接口
•支持双引导映像
•从SPI
•TransFR™ 用于简单字段更新的I/O
•软错误检测嵌入式宏
◆ 系统级支持
•符合IEEE 1149.1和IEEE 1532
•显示逻辑分析仪
•ORAstra FPGA配置实用程序
•用于初始化和通用的片上振荡器
•1.2V核心电源
