特色
提高逻辑密度，提高系统集成度
•17K至149K LUT
•116至586个I/O 嵌入式SERDES
•150 Mbps至3.2 Gbps，用于通用8b10b、10位SERDES和8位SERDES模式
•所有其他协议的数据速率为每信道230 Mbps至3.2 Gbps
•每个设备最多16个通道：PCI Express、SONET/SDH、以太网（1GbE、SGMII、XAUI）、CPRI、SMPTE 3G和串行RapidIO
系统DSP™
•完全可级联的切片架构
•12至160个切片，实现高性能乘法和累加
•强大的54位ALU操作
•时分复用MAC共享
•舍入和截断
•每个切片支持
-一半36x36，两个18x18或四个9x9乘法器
-高级18x36 MAC和18x18乘法累加（MMAC）操作
灵活的内存资源
•最高6.85Mbits sysMEM™ 嵌入式块RAM（EBR）
•36K至303K位分布式RAM
sysCLOCK模拟PLL和DLL
•每个设备两个DLL和最多十个PLL
预设计源同步I/O
•I/O单元中的DDR寄存器
•专用读/写调平功能
•专用传动逻辑
•源同步标准支持
-ADC/DAC，7:1级，XGMII
-高速ADC/DAC器件
•支持DQS的专用DDR/DDR2/DDR3内存
•输出上的可选符号间干扰（ISI）校正
可编程系统I/O™ 缓冲区支持多种接口
•芯片端接
•输入端的可选均衡滤波器
•LVTTL和LVCMOS 33/25/18/15/12
•不锈钢33/25/18/15 I，II
•HSTL15 I和HSTL18 I、II
•PCI和差分HSTL、SSTL
•LVDS、总线LVDS、LVPECL、RSDS、MLVDS
灵活的设备配置
•配置I/O专用库
•SPI启动闪存接口
•支持双引导映像
•从SPI
•TransFR™ 用于简单字段更新的I/O
•软错误检测嵌入式宏
系统级支持
•符合IEEE 1149.1和IEEE 1532
•显示逻辑分析仪
•ORAstra FPGA配置实用程序
•用于初始化和通用的片上振荡器
•1.2 V核心电源
