54CST基于一种先进的改进型哈佛体系结构,该体系结构具有一条程序存储器总线和三条数据存储器总线。这些处理器提供具有高度并行性的算术逻辑单元(ALU)、专用硬件逻辑、片上存储器和其他片上外围设备。这些DSP的操作灵活性和速度的基础是高度专业化的指令集。
分离的程序和数据空间允许同时访问程序指令和数据,提供了高度的并行性。可以在单个周期中执行两次读取操作和一次写入操作。具有并行存储和应用程序特定指令的指令可以充分利用这种体系结构。此外,数据可以在数据空间和程序空间之间传输。这种并行性支持一组强大的算术、逻辑和位操作,这些操作都可以在一个机器周期内执行。这些DSP还包括管理中断、重复操作和函数调用的控制机制。
特色
- 片上ROM
- 128K×16位程序存储器配置
- 包含14个符合TMS320 DSP算法标准的电话算法
- 40K x 16位片上RAM,由5块8K×16位片内双存取程序/数据RAM组成
- CST ROM软件:
- 数据传输(调制解调器高达V.32BIS 14400 bps)
- 电话信号处理(DTMF、CPTD、呼叫者ID)
- 语音处理(回声消除器、G726、VAD、CNG、AGC)
- 可配置为:
- 芯片组模式:独立电话/数据调制解调器(只读存储器代码执行)
- 灵活模式:从RAM、ROM或外部执行代码。
- 具有三个独立的16位数据存储器总线和一个程序存储器总线的高级多总线体系结构
- 40位算术逻辑单元(ALU),包括一个40位桶形移位器和两个独立的40位累加器
- 与40位专用加法器耦合的17×17位并行乘法器,用于非流水线单循环乘法/累加(MAC)操作
- 指数编码器,用于计算单个周期中40位累加器值的指数值
- 具有总线固定器功能的数据总线
- 8M×16位最大可寻址外部程序空间的扩展寻址模式
- 增强型外部并行接口(XIO2)
- 程序代码的单指令重复和块重复操作
- 用于更好的程序和数据管理的块内存移动指令
- 具有32位长字操作数的指令
- 具有两个或三个操作数读取的指令
- 具有并行存储和并行加载的算术指令
- 条件存储指令
- 从中断快速返回
- 片上外围设备
- 软件可编程等待状态发生器和可编程存储体开关
- 带外部时钟源的片上可编程锁相环(PLL)时钟发生器
- 两个16位定时器
- 六通道直接存储器存取(DMA)控制器
- 两个多通道缓冲串行端口(McBSP)
- 8/16位增强型并行主机端口接口(HPI8/16)
- 带集成波特率发生器的通用异步收发器(UART)
- 集成直接访问安排(DAA)模块
- 在断电模式下使用IDLE1、IDLE2和IDLE3指令进行功耗控制
- CLKOUT关闭控制以禁用CLKOUT
- 基于片上扫描的仿真逻辑,IEEE标准1149.1(JTAG)边界扫描逻辑
- 144引脚球栅阵列(BGA)(GGU后缀)
- 144针薄型四边形扁平封装(LQFP)(PGE后缀)
- 8.33-ns单周期定点指令执行时间(120 MIPS)
- 3.3V I/O电源电压
- 1.5 V核心电源电压