特征
■ 可编程逻辑器件（PLD），在单个器件中提供低成本的可编程芯片上系统（SOPC）集成–增强的嵌入式阵列，用于实现诸如高效存储器和专用逻辑功能等超大功能–双端口能力，每个嵌入式阵列块（EAB）最多16位宽度–用于通用逻辑功能的逻辑阵列
■ 高密度–10000至100000个典型门（见表1）–最多49152个RAM位（每个EAB 4096位，所有这些位都可以在不降低逻辑容量的情况下使用）
■ 高容量应用的经济高效的可编程体系结构—成本优化的流程—高性能通信应用的低成本解决方案
■ 系统级功能–MultiVoltTM I/O引脚可以驱动或由2.5V、3.3V或5.0V设备驱动–低功耗–双向I/O性能（设置时间[tSU]和时钟输出延迟[tCO]）高达250 MHz–完全符合外围组件互连特殊兴趣组（PCI SIG）PCI本地总线规范，修订版2.2，适用于33 MHz或66 MHz下的3.3V操作
■ 扩展温度范围
一般说明
Altera®ACEX 1K设备通过将查找表（LUT）架构与EAB相结合，提供了管芯高效、低成本的架构。基于LUT的逻辑为数据路径、寄存器密集型、数学或数字信号处理（DSP）设计提供优化的性能和效率，而EAB实现RAM、ROM、双端口RAM或先进先出（FIFO）功能。这些元件使ACEX 1K适合于复杂的逻辑功能和存储器功能，如数字信号处理、宽数据路径操作、数据转换和微控制器，这是高性能通信应用中所需要的。基于可重新配置的CMOS SRAM元件，ACEX 1K架构结合了实现通用门阵列超大功能所需的所有功能，以及高引脚数，以实现与系统组件的有效接口。先进的工艺和2.5V核心的低电压要求使ACEX 1K设备能够满足从DSL调制解调器到低成本交换机等低成本、高容量应用的要求。
重新配置ACEX 1K设备的能力可在装运前完成测试，并允许设计者专注于模拟和设计验证。ACEX 1K设备可重新配置消除了门阵列设计的库存管理和故障覆盖的测试向量生成。
表4显示了一些常见设计的ACEX 1K设备性能。所有性能结果均通过Synopsys DesignWare或LPM功能获得。实施应用程序不需要特殊的设计技术；设计者只需在Verilog HDL、VHDL、Altera硬件描述语言（AHDL）或原理图设计文件中推断或实例化函数
特色
■ 可编程逻辑器件（PLD），在单个器件中提供低成本的可编程芯片上系统（SOPC）集成
–增强的嵌入式阵列，用于实现高效内存和专用逻辑功能等超大功能
–双端口功能，每个嵌入式阵列块（EAB）最多16位宽度
–用于一般逻辑功能的逻辑阵列
■ 高密度
–10000至100000个典型闸门（见表1）
–最多49152个RAM位（每个EAB 4096位，所有这些位都可以在不降低逻辑容量的情况下使用）
■ 高容量应用的经济高效的可编程体系结构
–成本优化流程
–高性能通信应用的低成本解决方案
（图片：引线/示意图）
