特色
■ 高性能FPGA结构
•15K至115K四输入查找表（LUT4）
•139至942个I/O
•700MHz全球时钟；1GHz边缘时钟
■ 4至32高速SERDES和FlexPCS™ （每个设备）
•性能范围从600Mbps到3.8Gbps
•出色的Rx抖动容限（0.8UI，3.125Gbps）
•低Tx抖动（0.25UI，典型值为3.125Gbps）
•内置预加重和均衡
•低功率（通常每个通道105mW）
•嵌入式物理编码子层（PCS）为以下标准提供预设计实施：
–GbE、XAUI、PCI Express、SONET、串行RapidIO、1G光纤通道、2G光纤通道
■ 2Gbps高性能PURESPEED™ 输入/输出
•支持以下性能带宽
–高达2Gbps DDR（1GHz时钟）的差分I/O
–最高800Mbps的单端内存接口
•每个I/O上的144抽头可编程输入延迟（INDEL）块动态地将数据与时钟对齐，以实现稳健的性能
–每个引脚的动态位自适应输入逻辑（AIL）监测和控制电路，自动确保正确设置和保持
–动态总线：使用DLL中的控制总线
–每位静态
•支持的电气标准：
–LVCMOS 3.3/2.5/1.8/1.5/1.2，LVTTL
–不锈钢3/2/18 I，II；HSTL 18/15 I，II号
–PCI、PCI-X
–LVDS、迷你LVDS、总线LVDS、MLVDS、LVPECL、RSDS、超传输
•可编程芯片端接（ODT）
–包括戴维南等效和低功率VTT终端选项
■ 系统时钟™ 网络
•每个设备八个模拟PLL
–频率范围从15MHz到1GHz
–扩频支持
•每个设备12个DLL，直接控制I/O延迟
–频率范围从100MHz到700MHz
•广泛的时钟网络
–700MHz主时钟和325 MHz次时钟
–1GHz I/O连接边缘时钟
•精密时钟分频器
–输入时钟的相位匹配x2和x4分频
•动态时钟选择（DCS）
–无闪烁时钟MUX
■ 用于成本优化的屏蔽阵列（MACO™) 阻碍
•片上结构化ASIC模块为低功耗、低成本的系统级集成提供预先设计的IP
■ 高性能系统总线
•将FPGA元件与标准总线框架连接在一起
–连接到外围用户界面以进行运行时动态配置
■ 系统级支持
•IEEE标准1149.1边界扫描，外加ispTRACY™ 内部逻辑分析器
•系统配置中的IEEE标准1532
•1.2V和1.0V操作
•用于初始化和通用的机载振荡器
•嵌入式PowerPC微处理器接口
•低成本引线键合和高引脚数倒装芯片封装
•低成本SPI闪存RAM配置
