MachXO经过优化，以满足传统上由CPLDs和低容量FPGA解决的应用程序的要求：胶合逻辑、总线桥接、总线接口、加电控制和控制逻辑。这些器件将CPLD和FPGA器件的最佳特性集中在一个芯片上。
这些设备使用查找表（LUT）和传统上与FPGA相关联的嵌入式块存储器，以实现灵活高效的逻辑实现。通过非易失性技术，这些设备提供了传统上与CPLD相关的单芯片、高安全性和即时启动功能。最后，先进的工艺技术和精心的设计将提供与CPLD相关的高引脚对引脚性能。
莱迪思的ispLEVER®设计工具允许使用MachXO系列设备高效地实现复杂的设计。流行的逻辑合成工具为MachXO提供了合成库支持。ispLEVER工具使用合成工具输出及其楼层规划工具的约束，将设计放置在MachXO设备中并进行布线。ispLEVER工具从路由中提取定时，并将其反注释到设计中以进行定时验证。
特色
非易失性，无限可重构
•即时开启
–以微秒为单位通电
•单芯片，无需外部配置存储器
•卓越的设计安全性，无需拦截比特流
•以毫秒为单位重新配置基于SRAM的逻辑
•SRAM和非易失性存储器可通过JTAG端口编程
•支持非易失性存储器的后台编程
睡眠模式
•可减少多达100倍的静态电流
现场升级™ 重新配置（TFR）
•系统运行时现场逻辑更新
高I/O到逻辑密度
•256至2280 LUT4
•73到271个I/O，具有广泛的软件包选项
•支持密度迁移
•符合RoHS标准的无铅包装
嵌入式和分布式内存
•最高27.6 Kbits sysMEM™ 嵌入式块RAM
•高达7.7 Kbits的分布式RAM
•专用FIFO控制逻辑
灵活的I/O缓冲区
•可编程系统IO™ 缓冲区支持多种接口：
-LVCMOS 3.3/2.5/1.8/1.5/1.2
-LVTTL公司
-个人计算机接口
-LVDS、总线LVDS、LVPECL、RSDS
系统时钟™ 公共图书馆
•每个设备最多两个模拟PLL
•时钟乘法、除法和相移
系统级支持
•IEEE标准1149.1边界扫描
•机载振荡器
•设备使用3.3 V、2.5 V、1.8 V或1.2 V电源运行
•系统编程符合IEEE 1532
